第5章浮栅型3D NAND Flash

5．1简介
目前，量产的平面NAND Flash都是基于浮栅型Flash器件，这种器件结构已经发展了几十年。所以人们一直在尝试开发基于浮栅型器件的3D NAND Flash，这样就能利用浮栅型器件这么多年积累的经验。图5．1展示了本章中将介绍的垂直沟道浮栅型3D NAND Flash结构，另外5．7节将介绍另外一种水平沟道的浮栅型3D NAND Flash结构。


图5．1不同种类的浮栅型3D NAND Flash结构




图5．1(续)


5．2传统浮栅型Flash
第一种浮栅型垂直Flash结构是在2001年被提出的［1］，阵列是利用这种被称为传统浮栅型(3D Conventional FG)或者SSGT(StackedSurrounding Gate Transistor)的器件［13］搭建而成的。器件基本结构如图5．2所示，浮栅(FG)和控制栅(CG)环绕沟道，隧穿氧化层(Tunnel Oxide,TOX)和绝缘介质层包围浮栅材料形成完整的浮栅。图5．3展示了器件的俯视图和侧视图，XY和XZ方向剖面图如图5．4所示。







图5．2CFG Flash器件




图5．3传统浮栅型3D Flash器件俯视图和侧视图




图5．4CFG阵列XY和XZ方向剖面图





如图5．5所示，可以沿纵向堆叠简单的器件形成NAND存储器串，为简化示意图，图中画了6个器件的存储器串，实际中的存储器串可以有更多的器件。图5．6展示了图5．5不同角度的剖面图。垂直NAND结构的顶部可以看到BLS，通过位线接触孔将存储器串与BL连接； 底部是连接SL的SLS。由于它们仅起到开关作用，所以是没有浮栅的标准晶体管。图5．7展示了选通管的剖面图，其栅介质层使氧化硅材料、IPD和其他氧化层同样可以实现这个功能。


图5．5CFG NAND存储器串




图5．6图5．5的剖面图




图5．7BLS和SLS的剖面图


以一个简单的存储器串为基础(图5．5)可以形成完整的存储器阵列(图5．8)。


图5．8CFG NAND阵列结构


所有属于同一页的器件栅极被短接在一起形成一个字线，BLS和SLS也采用同样的结构。位线和字线在存储阵列平面上相互垂直排布，在图5.8所示例子中，每一页上有8个器件(对应8条位线)，共有48条字线。为了更好地介绍阵列结构的细节，图5．9展示了此结构的分层图。


图5．9CFG存储器阵列各层结构示意图

字线被沿着Y方向切割开，这是在制造过程中为完成相应步骤而形成的结构，SLS的字线是同样的结构。图5．10~图5．12增加了存储阵列的外围电路，需要注意的是在Z方向同一层的字线被短接在一起，也就是说48条字线组成了一个NAND存储器的块。当然，位线不能短接在一起，因为需要它们来区分在同一个控制栅极层上的8个器件中的一个。因为SLS只有在块被擦除的时候才被选中，在同一个块中的SLS都是短接在一起的。


图5．10CFG NAND Flash外围电路引线结构



图5．11图5．10的顶视图和侧视图




图5．12CFG NAND Flash外围电路引线结构底部视图


将引线短接在一起的好处是可以降低译码复杂度，从而降低功耗和芯片面积。
在最新的工艺中，CG和SLS层可以不被刻蚀开，如图5．13和图5．14所示。


图5．13具有整块CG和SLS平面的CFG存储阵列结构



图5．14图5．13的垂直剖面图



图5．15删除了IPD和隧穿氧化层的存储阵列示意图

为了降低示意图的复杂度，突出阵列结构的关键细节，本节的示意图没有画出IPD和隧穿氧化层，删除了这些结构后的存储阵列如图5．15所示。

从优化存储阵列功能角度考虑，减小SL引线电阻很重要，因为对于每个器件SL都起到局部接地的作用。正因为这个原因，底层的SL只有一个只有几个接触孔的结构是不合理的，这样在并行接通上万个器件时，SL会引入过大的噪声。所以，SL需要增加接触孔数量，如图5．16所示。注意，这种设计影响到了位线结构，位线布线增加了一层。
这里可以增加一层金属引线来降低SL的引线电阻，如图5．17和图5．18中的顶层SL。当然，这仅仅是一种布线方式，根据不同的金属引线层数和串联电阻要求，可以有很多设计方案。


图5．16优化后的阵列结构为更多的SL接触孔留下空间




图5．17带有顶层SL的CFG阵列结构




图5．18图5．17在XZ方向的剖面图


为了降低写入和读取过程中的串扰，也为了降低并行负载，NAND块通常会被刻蚀成条形，如图5．19、图5．20和图5．21所示。需要刻蚀的有CG和SLS，不包括位线和顶层SL，因为位线和顶层SL是被整个存储器阵列公用的。这种结构在第4章介绍的BiCS结构中也可以看到。


图5．19CFG NAND阵列的两个块



图5．20图5．19在YZ方向的剖面图

阵列沿X轴的规模决定了NAND逻辑页的大小，沿Y轴的规模决定了块的数量。
本节的所有示意图都包含6层CG，实际中，CG层的数量可以根据工艺能力的提高而增加。由于讨论的浮栅型器件，垂直方向上的尺寸缩小能力被相邻器件的干扰问题限制，其他寄生效应也需要仔细考虑，所以已经发展出了很多不同种类的3D浮栅型NAND器件，将在下面章节中详细介绍。





图5．21图5．19的俯视图


5．3ESCG结构Flash器件
3D NAND阵列中另一个需要注意的问题是，作为增强型器件，在操作过程中的高S/D电阻问题。为了解决这个问题，S/D区域需要采用高掺杂设计，但这对于多晶硅沟道是很难实现的。另外，扩散的S/D将引起短沟道效应，同时影响传统的体擦除操作在3D NAND Flash上的实现。所以，在实际3D NAND阵列中，是没有S/D重掺杂的，读取过程需要对栅极施加更高的电压来反型S/D区域，但由于FG厚度过大，这个操作对于CFG器件几乎是不可能的。
为了解决这个问题，同时为了降低串扰，提出了ESCG存储器件［4］。
图5．22展示了ESCG器件结构。图5．23展示了其剖面图，浮栅为圆柱形，被控制栅极包围住。



图5．22ESCG NAND Flash器件




图5．23ESCG NAND Flash器件剖面图

当给ESCG结构栅极施加正向电压(图5．24)，沟道表面的电子浓度比传统的浮栅型器件高出一个数量级。也就是说，通过更好地反型S/D区域，得到了更低的S/D电阻。

ESCG结构不仅降低了S/D电阻，它的延伸控制栅极结构也降低了浮栅之间的耦合串扰。注意ESCG区域不是浮空的。由于控制栅极和浮栅之间正对面积的增大，控制栅极对浮栅的耦合电容(CCG)明显增大，这使得此结构具有更大的控制栅极耦合率，而这对于高速NAND Flash操作是很重要的。
与前面讨论的类似，多个器件可以纵向连接形成NAND存储器串，如图5．25和图5．26所示。为简化视图，图中展示
了一个包含6个器件的存储器串。



图5．24沟道表面的电子浓度




图5．25ESCG NAND存储器串结构




图5．26图5．25的剖面图


和CFG结构一样(图5．7)，此结构中的SLS和BLS也不具有浮栅结构。利用图5．25所示的结构，存储阵列的核心结构被搭建出来(图5．27)，就像图5．8展示的CFG结构一样。接下来，构建多个块，添加外围电路互连结构，SL结构等都与前讨论的CFG结构类似。



图5．27ESCG NAND Flash结构示意图


5．4DCSF结构Flash器件
另一种可行的浮栅型3D NAND结构是图5．28所示的DCSF(Dual ControlGate with Surrounding Floating Gate)，在此结构中浮栅同时被两个控制栅极控制［6］。这种结构的主要优势是控制栅极对浮栅的电容耦合比率比较大，阵列写入和擦除电压要求较低，这得益于控制栅极和浮栅的接触面积很大。DCSF结构的另外一个优势是可以很好地抑制浮栅间串扰，因为控制栅极位于两个浮栅之间，起到了电场屏蔽的作用。由于这些优点，DCSF结构具有很大的写入/擦除阈值电压窗口值，更有利于多值存储技术的应用［7］。


图5．28DCSF NAND Flash器件


由图5．29的截面图可以看到，浮栅完全被绝缘介质材料包围，在Z方向上被上控制栅极(Control Gate Upper，CGU)和下控制栅极(Control Gate Lower，CGL)共同控制。
隧穿氧化层只在多晶硅沟道和浮栅之间形成，IPD在控制栅极的侧面形成，这样控制栅极与浮栅之间的介质层更厚一些，所以，电荷只能通过隧穿氧化层进出浮栅，而不会隧穿进控制栅极。

图5．30和图5．31分别展示了DCSF结构的存储器串和它的剖面图。需要注意的是，在DCSF结构中，同一个存储器串内，两个浮栅共享一个控制栅极，所以整体的层数会降低。跟CFG和ESCG结构一样，DCS结构的SLS和BLS也没有浮栅结构，只是一个传统的NMOS晶体管。


图5．29DCSF NAND Flash器件的剖面图




图5．29（续）




图5．30DCSF NAND存储器串结构




图5．31DCSF NAND存储器串剖面图


单纯地从物理结构分析，就能比较出BiCS和DCSF结构的保持特性。如图5．32中两种结构的存储器串，在BiCS结构中，不同器件的氮化硅电荷存储层是沿着沟道方向连续形成的，这样形成了一个电荷扩散通路。在第2章中已经讨论过，这会导致数据保持特性的恶化。相对的，DCSF结构中浮栅被IPD和隧穿氧化层完全包围住，意味着DCSF具有很高的电荷保持特性［8,9］。
同一个存储器件被两个控制栅极共同控制的坏处是偏置电压设计变得更加复杂［10,11］，同时在NAND存储器串的上下各需要增加一层控制栅极。
与之前讨论的阵列结构一样，利用NAND存储器串，可以搭建图5．33所示的整个阵列。因为图5．33与图5．8基本一致(除了器件本身)，CFG结构的外围电路互连以及SL结构对于DCSF结构同样适用。


图5．32BiCS结构与DCSF结构比较； (a) BiCS；  (b) DCSF





图5．33DCSF NAND Flash结构


5．5SSCG结构Flash器件
另外一种侧壁控制栅极的浮栅型3D NAND结构是SSCG(Separated Sidewall Control Gate)Flash［12］，如图5．34和图5．35所示。在DCSF和ESCG结构中已经看到，侧壁控制栅极结构可以带来很多好处，包括降低浮栅间耦合以及更高的控制栅极耦合电容比率等。


在一个SSCG存储器串中，器件可以共享侧壁栅极，如图5．36和图5．37所示。共享侧壁栅极可以在降低复杂度的同时减少层数，而这两点都是3D集成中最为关键的。


图5．34SSG NAND Flash器件





图5．34(续)




图5．35SSCG NAND Flash器件剖面图




图5．36SSCG NAND存储器串结构




图5．37SSCG NAND存储器串剖面图


这种结构最严重的问题是由于侧壁栅极(Sidewall Control Gate，SCG)和浮栅之间的耦合电容很高，SCG对两侧器件的导通会产生直接影响。实际上，SCG施加的电压会直接影响两侧浮栅(因为有很高的耦合电容)。当然，这种影响在DCSF结构中更为严重，因为它有两个侧壁栅极，而ESCG结构中只有一个。
为了降低译码复杂度，同时降低阵列接触孔数量，一个块里的所有SCG都短接在一起(共用SCG)，因此在操作过程中都施加相同的电压。也就是说，除了起到相邻浮栅之间的屏蔽作用，还可以在侧壁栅极施加相应的偏压，辅助完成读取、写入、擦除等操作［13］。在读取过程中，共用SCG采用1V偏压，跟ESCG相似，可以反型正对区域的沟道，由于存储器件两侧都具有侧壁栅极，它可以同时辅助反型源端和漏端，如图5.38所示。
在写入过程中，共用SCG施加适当大小的偏压(11V左右)，可以提高沟道电压抬升(Channel Boosting)效率。图5．39展示了SSCG NAND Flash阵列的示意图。


图5．38共用SCG结构辅助反型源端和漏端




图5．39SSCG NAND Flash阵列结构


5．6SCP Flash结构
前面已讨论过，SCG结构的缺点是SCG会对两侧存储器件产生直接的串扰影响。此外，SCG侧面的IPD层可能带来可靠性问题，因为在写入和擦除过程中，SCG会施加很高的电压。这种结构在垂直方向的尺寸缩小能力有天然的限制(比如小于30nm)，因为SCG需要有很高的电压偏置，所以SCG和IPD的厚度都不能过小。
为了解决上述问题，在2012年提出了SCP(Sidewall Control Pillar)结构，如图5．40和图5．41所示。


图5．40SCP NAND Flash器件




图5．41SCP NAND Flash器件剖面图


在这个结构中，浮栅之间的隔离是依靠多晶硅沟道本身实现的，每个浮栅的上下面都有一部分被沟道材料包裹，侧壁处的沟道厚度可以减低到20nm，可以有效地提高集成密度。由于没有侧壁栅极，SCP结构操作与CFG相同，这样可以利用已经优化的较为成熟的操作方案。
SCP NAND存储器串及其剖面图如图5．42和图5．43所示，两侧的存储器件共用SCP，这样也降低了阵列复杂度和整个阵列的厚度。


图5．42SCP NAND存储器串示意图





图5．43SCP NAND存储器串剖面图


这是本章介绍的最后一种垂直沟道浮栅型NAND Flash，接下来的部分将介绍水平沟道浮栅型NAND Flash结构。

5．7水平沟道Flash结构
本章之前讨论的浮栅型器件尺寸都比较大，因为它们都是环栅型器件。另外，增加的侧壁电极结构使得阵列操作变得更加复杂，前面讨论的垂直沟道器件都是如此。
浮栅型器件同样可以利用水平沟道、垂直控制栅极结构进行3D集成［15］。水平沟道浮栅型(Horizontal Channel Floating Gate，HCFG)Flash器件结构如图5．44所示。


图5．44水平沟道浮栅型Flash器件结构


最初的水平沟道3D NAND Flash结构在第3章中讨论过，它是将传统的浮栅型器件沿垂直于衬底方向堆叠形成的。在这个结构中，由于不同层的控制栅极是分开的，不同的存储层是可以单独译码的。
在HCFG结构中，NAND存储器串同样是垂直于衬底方向堆叠出来的，但它采用双栅结构，避免了浮栅沿垂直方向短路的风险。当然，相邻的两个器件共用控制栅极，在不同存储器层，控制栅极是被短接在一起的。
从制造工艺角度来看，浮栅型器件是利用后栅工艺形成，类似于2D器件。另外一个优势是这种结构的写入和擦除操作可以利用2D结构中相同的操作电压完成，可以继承平面NAND Flash中成熟的操作策略经验和结构优化，尤其是隧穿氧化层生长的经验。
水平沟道3D NAND Flash的译码会比第4章中讨论的垂直沟道复杂一些。主要原因是沟道需要沿着NAND存储器串垂直于阵列上方的位线译码。此结构的译码有几种具体的实施方式，基本原则都是HVCD(Horizontal to Vertical Channel Decoder)，如图5．45所示。当然，每个NAND存储器串都穿过所有的控制栅极，在一端为SL，另一端为HCVD。图5．45中有16个存储器串，但只有4个位线接触孔，这意味着至少要采用16∶4的译码器结构。
读者可以参考第7章的设计细节，例如PN结和常开SSL等这些3D垂直沟道NAND Flash的常用结构。
本节介绍的水平沟道结构是最后一种常见的3D浮栅型Flash结构。



图5．45水平沟道和垂直沟道阵列的译码结构


5．8工业界3D浮栅型NAND Flash结构
Micron公司是浮栅型3D NAND Flash产品开发中最为活跃的公司。第一款浮栅3D NAND Flash结构是在2015年IEDM(IEEE International Electron Devices Meeting)上发布的［16］。这款NAND Flash芯片容量为256Gb MLC或者384Gb TLC。采用传统3D CFG器件结构，有32层存储器件和额外的伪字线和选通管，SLS和BLS都为氧化硅介质层晶体管结构。
此芯片的存储阵列形成在硅片上层，没有利用到硅片本身，外围电路设计在阵列下方的衬底中，节省了芯片面积，提高了存储密度。芯片共设计了4层金属布线： 下两层用于阵列下方CMOS电路的互连，上面两层一层为位线和电源引线，另一层为全局互连。
2016年，在ISSCC(IEEE International Solid State Circuits Conference)上发布了一个768Gb的浮栅型3D NAND Flash芯片，而这一存储容量也创造了Flash容量记录。这一芯片同样采用CFG垂直沟道结构，这次对外公布了很多将外围电路如何设计在阵列下方的细节，如图5.46所示。


图5．46Micron公司发布的浮栅型3D NANDFlash结构(图示非等比例)［16,17］


通常，电路是在存储阵列同一层的旁边，如图5．47和图5．48所示。而在Micron公司发布的芯片中，一部分电路包括页缓存，字线驱动电路，数据通路，块和行冗余电路都放在存储阵列下方。为了更好地说明，考虑只把页缓存移到阵列下方的情况，如图5．49和图5．50所示。从图5．51的底部视图中可以看到页缓存电路模块，它不需要占据整个阵列下方空间。剩余空间可以用来设计其他CMOS电路，如图5．52所示。


图5．47传统的存储阵列顶层完成的外围电路布线




图5．48图5．47顶部视图




图5．49存储整列下方的页缓存结构




图5．50图5．49的顶部视图




图5．51图5．49的底部视图




图5．52阵列下方的CMOS电路

这种结构的优势不仅仅是节省面积。由于页缓存和字线驱动电路就在它们负责处理的阵列下方，阵列结构支持将BL和WL分开的结构。阵列的分割有利于降低延迟，尤其是字线延迟，它是用多晶硅形成，具有很大的寄生电阻。同样，由于SL也就在它们处理阵列的下方，SL的电压延迟可以降到最低，使得全位线灵敏放大结构更为可靠。
这种系统层创新证明了3D集成为更多的技术创新带来机会，同时浮栅型结构的可行性也说明电荷俘获型Flash和浮栅型Flash之间的竞争还在继续。
在第4章和第5章的讨论结束之后，可以看到3D NAND Flash结构中最为重要的有两点。其中一点是存储器件自身的功能性和存储器如何形成NAND存储阵列。当然电荷俘获型Flash和浮栅型Flash需要完全不同的结构。另一点是BL、WL、NAND存储器串选通管和SL如何引出到译码器、灵敏放大器等外围电路的问题。本章中讨论的引出方法仅仅是一种可行方案，实际中会有更多的方法。
下一章将主要讨论目前最新的垂直沟道3D NAND结构细节，例如交错排列的存储器串和位线接触孔，这种结构可以将存储密度最大化。这些优化结构可以被其他类型的存储器件借鉴采用，所以对于Flash发展很有意义。

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