第5章记忆单元电路 内容提要： 前面学习了组合逻辑电路，组合逻辑电路功能各异，但是缺少“记忆”功能。数字系统最重要的功能之一就是“记忆与存储”，比如计算机中的寄存器，信息一旦存入，只要不断电就能长久保存。那么什么样的电路具有“记忆”功能呢？它们与组合逻辑电路又有哪些区别？这就是本章要解决的问题。本章重点介绍具有记忆功能的数字电路单元： 锁存器与触发器。它们是组成时序电路的基本器件。本章首先介绍锁存器的电路结构、工作原理和逻辑功能等，包括基本RS锁存器，门控RS锁存器，门控D锁存器； 然后介绍RS触发器、JK触发器、D触发器、T触发器、T′触发器的电路结构、工作原理、逻辑功能及其描述方法； 最后，通过应用举例进一步领会它们的“记忆”功能。 学习目标： 1. 了解各类锁存器、触发器的结构和工作原理。 2. 熟练掌握各类锁存器、触发器的逻辑符号及逻辑功能。 3. 熟练掌握各种不同结构的锁存器、触发器的触发特点，并能够熟练画出工作波形。 4. 掌握各类触发器间的功能转换。 重点内容： 1. 根据输入信号波形，画出锁存器和触发器的输出波形。 2. 集成触发器的应用。 5.1概述 数字电路中基本的记忆元件是锁存器与触发器。它们有0和1两个稳定的输出状态(用Q表示)，都有控制输出状态的输入端，也称为驱动信号。从输入输出的关系上来看，它们的特点是电路的输出不仅取决于电路的输入，还与电路所处的状态有关系，或者说与电路的过去输入有关，也就是电路具有记忆功能。因为具有记忆功能，其输出状态有初态和新状态之分。初态常用Qn表示，指锁存器或触发器原有的状态，又称为现态。新状态常用Qn+1表示，指由驱动信号和初态共同决定的输出状态，又称为次态。若通过输入端加入驱动信号，使锁存器与触发器的新状态为1，则存储1； 若通过加入驱动信号，使锁存器与触发器的新状态为0，则存储0。 锁存器与触发器有时可以互换使用，因为它们都可以存储二进制信号，但二者又有区别，主要表现在锁存器的输入信号可以直接影响输出或在使能端电平控制下影响输出； 触发器具有触发端，利用电平、脉冲或脉冲边沿控制输入信号，进而影响输出。 图5.1.1非门组成的 双稳态结构 锁存器和触发器与组合逻辑电路一样，也是由门电路组成的，它与组合逻辑电路的根本区别在于，电路中有反馈线，即门电路的输入、 输出端交叉耦合。锁存器和触发器的核心部分是由两个非门交叉耦合组成的双稳态结构，如图5.1.1所示。它有两个互补的输出端Q、，有两个稳定状态，定义： 当Q=1，=0时，为“1状态”； 当Q=0，=1时，为“0状态”。假如Q=1，G1门就输入1，输出=0，这个0作为G2门的输入，迫使其输出1，这样就维持住了输出1状态。反之，如果Q=0，G1门就输入0，输出=1，这个1作为G2门的输入，迫使其输出0，这样就维持住了输出0状态。可见，电路的两个状态都是稳定且能够维持的。这种自维持的作用常称为“自锁”或“锁存”，正是这种锁存作用使得该电路具有“记忆”功能，即电路一旦进入了“1状态”或“0状态”，无须输入信号，只要不断电，其状态就会长久地被保存。显然这个电路也是有缺点的，它没有驱动信号，即没有输入端，所以它的状态无法控制也无法改变。 在上述双稳态结构的基础上，加入适当的输入端和控制端便可构成锁存器和触发器。 5.2锁存器 锁存器也称为基本触发器，按结构的不同可分为没有控制端的锁存器和有门控端的锁存器(门控锁存器)。 5.2.1与非门组成的RS锁存器 1. 电路结构与功能 将图5.1.1所示电路中的非门改为与非门，增加两个输入端R、S就构成基本RS锁存器，如图5.2.1所示，其中R为置0输入端，S为置1输入端。 图5.2.1与非门组成的基本RS锁存器 由图5.2.1(a)可知，基本RS锁存器的逻辑表达式为 Q= S，= QR 根据逻辑表达式可分析该电路具有下列功能： (1) 保持。当R=1、S=1时，该电路与图5.1.1所示的双稳态电路结构等效，锁存器保持原状态不变，这就是锁存器的“记忆”功能，即能够“记住”电路的原状态。 (2) 置0。 当R=0、S=1时，由R=0，可知＝1。再由S=1，＝1导出Q=0。Q=0又返回G1门，进一步保证了＝1。所以，无论锁存器原来处于什么状态，加入信号R=0、S=1后，锁存器都会进入0状态。由于使锁存器置0状态的关键信号是R=0，所以R称为置0输入端，也称复位端，为低电平有效。图5.2.1(b)逻辑符号中R端的小圆圈表示低电平有效。 (3) 置1。当R=1、S=0时，由S=0，可知Q＝1。再由R=1，Q＝1导出=0。=0又返回G2门，进一步保证了Q＝1。此时，锁存器处于1状态。由于使锁存器置1状态的关键信号是S=0，所以S称为置1输入端，也称置位端，也为低电平有效。图5.2.1(b)逻辑符号中S端的小圆圈表示低电平有效。 (4) 不定。当R=0、S=0时，这是锁存器不允许的输入状态。因为当S和R同时为0时，Q、都为1，这就破坏了两个输出信号应该互补的规则。而当随后S和R又同时变为1时，由于两个与非门电气性能上的差异，其输出状态无法预知，可能是0状态，也可能是1状态，所以称为不定状态。在使用基本RS锁存器时，应避免这种情况出现。 将上述结论列成真值表，如表5.2.1所示。由于锁存器的新状态Qn+1(也称次态)不仅与输入状态有关，也与锁存器原来的状态Qn(也称现态或初态)有关。所以，在真值表中，把Qn也作为一个变量列入。Qn称为状态变量，含有状态变量的真值表称为锁存器的功能表或状态表。 表5.2.1用与非门组成的基本RS锁存器的功能表 RS Qn Qn+1 功 能 说 明 00 00 0 1 × × 不定状态 01 01 0 1 0 0 置0(复位) 10 10 0 1 1 1 置1(置位) 11 11 0 1 0 1 状态保持 2. 波形分析 例5.2.1用与非门组成的基本RS锁存器如图5.2.1(a)所示，设初始状态为0，已知输入R、S的波形图如图5.2.2所示，画出输出Q、的波形图。 解： 由表5.2.1知，当R、S都为高电平时，锁存器保持原状态不变； 当S变为低电平时，锁存器翻转为1状态； 当R变为低电平时，锁存器翻转为0状态； 不允许R、S同时为低电平。由此画出输出Q、的波形如图5.2.2所示。 图5.2.2例5.2.1波形图 图中虚线所示为考虑门电路的延迟时间的情况，在以后画锁存器的波形图时，如无特别说明，均不考虑门电路的延迟时间。 5.2.2用或非门组成的基本RS锁存器 基本RS锁存器也可由两个或非门交叉耦合组成，如图5.2.3(a)所示，图(b)为其逻辑符号。这种锁存器的输入信号是高电平有效，因此在逻辑符号的输入端处没有小圆圈。列出该锁存器的功能表，如表5.2.2所示。 表5.2.2用或非门组成的基本RS锁存器的功能表 RS Qn Qn+1 功 能 说 明 00 00 0 1 0 1 状态保持 01 01 0 1 1 1 置1(置位) 10 10 0 1 0 0 置0(复位) 11 11 0 1 × × 不定状态 例5.2.2用或非门组成的基本RS锁存器如图5.2.3(a)所示，设初始状态为0，已知输入R、S的波形如图5.2.4所示，画出输出Q、的波形图。 解： 由表5.2.2知，当R、S都为低电平时，锁存器保持原状态不变； 当S 变高电平时，锁存器翻转为1状态； 当R 变高电平时，锁存器翻转为0状态； 不允许R、S同时为高电平。由此画出输出Q、的波形如图5.2.4所示。 图5.2.3或非门组成的基本RS锁存器 图5.2.4例5.2.2波形图 综上所述，基本RS锁存器具有复位(Q=0)、置位(Q=1)、状态保持三种功能，R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于锁存器的内部结构。 5.2.3门控RS锁存器 上面介绍的基本RS锁存器的状态是由输入信号R、S直接控制的，它在任何时间内都可以接收R、S信号。在实际应用中，锁存器的工作状态不仅要由R、S端的信号来决定，而且还希望加入一个控制信号，也就是给锁存器加一个使能信号E，只有当E有效时，电路才可能改变状态，E无效时，电路处于保持状态。这种锁存器称为门控RS锁存器。 1. 电路结构与功能 门控RS锁存器的电路结构与逻辑符号如图5.2.5所示，功能表如表5.2.3所示。 图5.2.5门控RS锁存器 表5.2.3门控RS锁存器的功能表 ERSQnQn+1功 能 说 明 0××0 10 1保持 1 0 00 00 10 1保持 0 01 10 11 1置0 1 10 00 10 0置1 1 11 10 1× ×不定状态 当E=0时，控制门G3、G4关闭，都输出1。这时，不管R端和S端的信号如何变化，锁存器的状态保持不变。当E＝1时，控制门G3、G4打开，R、S端的输入信号才能通过这两个门，使锁存器的状态翻转，其输出状态由R、S端的输入信号决定。由此可归纳出两点： ①该锁存器的状态转换分别由R、S和E控制，其中，R、S控制状态转换的方向，即转换为何种次态,E控制状态转换的时刻，即何时发生转换; ②使能端E为高电平有效，即只有当E＝1时锁存器才可能翻转，这一特点可由逻辑符号体现出来。 2. 波形分析 给图5.2.5(a)所示的门控RS锁存器加入如图5.2.6所示的R、S、E波形，设初始状态为0，根据功能表可画出输出Q、的波形图，如图5.2.6所示。 图5.2.6门控RS锁存器的波形图 5.2.4门控D锁存器 门控RS锁存器的缺点是存在输出不定状态。为了消除不定状态，应使R、S信号不同时为1，为此，在图5.2.5(a)所示的门控RS锁存器的基础上，再加两个非门G5、G6，将输入端R、S转换成一个输入端D(数据端)，即R=，S=D，如图5.2.7(a)所示，这样的锁存器称为门控D锁存器。 图5.2.7门控D锁存器 门控D锁存器逻辑关系非常简单，如表5.2.4所示。当使能端E=0时，控制门G3、G4关闭，锁存器的状态保持不变。当E=1时，控制门G3、G4打开，接收D信号。如果此时D=1，则锁存器翻转为1状态； 如果此时D=0，则翻转为0状态。 表5.2.4门控D锁存器的功能表 ED Qn Qn+1 功 能 说 明 0× 0× 0 1 0 1 保持原状态 1 0 1 1 × × 0 1 输出状态与D状态相同 门控D锁存器的波形分析见图5.2.8。从波形图中可以看出，当E=0时，门控D锁存器的输出状态Q被锁定在E刚刚 图5.2.8门控D锁存器的波形图 变为0时刻的Q状态； 而当E=1时，Q状态总是随着D状态的变化而变换，即Q端与D端的状态总是相同的。这种工作模式称为“透明”，所以门控D锁存器又称为“透明锁存器”。 在微处理器中常用到锁存器进行数据存储。如在图5.2.9所示的计算机输出端口示意图中，当计算机需要向外部端口输出数据时，首先在数据线上给出需要输出的数据，然后给出一个高电平的锁存脉冲E，该脉冲将数据线上的数据锁存到D锁存器。 图5.2.9门控D锁存器的应用 5.3触发器 5.3.1时钟信号与触发器 数字系统有同步和异步两种工作方式。在同步系统中，所有的输出只能在特定的时刻改变状态，而这个时刻由“时钟信号”决定。时钟信号类似于使能信号，通常是一串矩形脉冲或方波，但它又不同于使能信号，使能信号是高电平有效或者低电平有效，而时钟信号则是跳变沿有效， 图5.3.1时钟信号 即当信号由0跳变到1(称为上升沿)或由1跳变到0(称为下降沿)时有效，如图5.3.1所示。在同步系统中，时钟信号被分配到系统各个部分，用其跳变沿来指挥各输出同步地改变状态。 锁存器的状态改变不在使能信号E的跳变沿，而是在E有效期间都可以改变状态。如图5.2.8所示的E为高电平有效的D锁存器的波形图，在E信号的第2个高电平期间，由于D信号改变了多次，Q也跟着改变了多次，这种情况在许多时序逻辑电路中是不允许的。例如在计数器、寄存器等时序逻辑电路中，要求输出状态改变只能在时钟信号的跳变沿，且一个时钟信号周期只允许输出状态改变一次，多次改变状态的现象称为空翻。只在时钟信号跳变沿改变状态且没有空翻的记忆元件称为触发器。 触发器是由锁存器改造而成的，一是将使能端改为时钟信号端，时钟信号常用CP(Clock Pulse)或CLK(Clock)表示，本书采用CP表示； 二是增加适当的控制线或控制电路，以保证触发器只在时钟信号的上升沿或下降沿改变状态。 5.3.2主从RS触发器 1. 电路结构 主从RS触发器的逻辑图如图5.3.2(a)所示，图5.3.2(b)为逻辑符号。它由两级门控RS锁存器串联而成。 图5.3.2主从RS触发器 2. 工作原理 主从RS触发器的触发翻转分为两个节拍： (1) 当CP＝1时，CP′＝0，从锁存器被锁存，保持原状态不变。主锁存器工作，接收R和S端的输入信号。如R＝0、S＝1时，主锁存器翻到Q′＝1、Q′＝0的1状态。 (2) 当CP由1跳变到0时，即CP=0、CP′＝1。主锁存器被锁存，输入信号R、S不再影响主锁存器的状态。从锁存器接工作，接收主锁存器输出端的状态。因为这时Q′＝1、Q′＝0，则从锁存器也翻到Q＝1、＝0。 由上分析可知，主从RS触发器只是在CP由1跳变成0时刻(CP下降沿)改变输出状态，CP一旦变为0后，主锁存器被锁存，其状态不再受R、S影响，故主从触发器一个时钟信号周期只翻转一次，不会有空翻现象。 主从RS触发器的这一特点可由逻辑符号体现出来。符号中输入C1端的小圆圈表示下降沿触发。 3. 触发器功能的几种表示方法 触发器的功能可以用功能表、特性方程、状态转换图等几种方法来表示，下面以主从RS触发器为例加以说明。 1) 功能表 功能表类似于真值表，就是将触发器输出与输入的关系用表格的方式表现出来。由于触发器的新状态(也称为次态)Qn+1不仅与输入状态有关，与触发器原来的状态Qn(也称为现态或初态)有关，所以在列表时把Qn也作为一个变量列入。Qn称为状态变量，含有状态变量的真值表称为触发器的功能表或状态表。 主从RS触发器的功能表见表5.3.1，其中Qn为CP跳变沿到来之前触发器的状态，即初态(或现态)，Qn+1为CP跳变沿到来之后触发器的新状态，即次态。 表5.3.1主从RS触发器的功能表 RS Qn Qn+1 功 能 说 明 00 00 0 1 0 1 保持原状态 01 01 0 1 1 1 输出状态与S状态相同 10 10 0 1 0 0 输出状态与S状态相同 11 11 0 1 × × 输出状态不定 2) 特性方程 触发器次态Qn+1与输入状态R、S及现态Qn之间关系的逻辑表达式称为触发器的特性方程。根据表5.3.1可画出主从RS触发器Qn+1的卡诺图，如图5.3.3所示。由此可得主从RS触发器的特性方程为： Qn+1=S+Qn RS=0(约束条件) 3) 状态转换图 状态转换图表示触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号的要求。图5.3.4所示是根据表5.3.1画出的主从RS触发器的状态转换图。图中的两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入时钟信号CP作用下状态转换的情况，箭头线旁标注的R、S值表示触发器状态转换的条件，其中的“×”号表示任意值，可以为0，也可以为1。例如要求触发器由0状态转换到1状态时，应取输入信号R=0、S=1。 图5.3.3主从RS触发器Qn+1的卡诺图 图5.3.4主从RS触发器的状态转换图 4) 驱动表 驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。表5.3.2所示是根据表5.3.1画出的主从RS触发器的驱动表。驱动表对时序逻辑电路的设计是很有用的。 表5.3.2主从RS触发器的驱动表 Qn→ Qn+1 RS 00 01 10 11 ×0 01 10 0× 5) 波形图 触发器的功能也可以用输入输出波形图直观地表示出来，图5.3.5所示为主从RS触发器的波形图。 图5.3.5主从RS触发器的波形图 5.3.3主从JK触发器及T与T′触发器 1. 主从JK触发器的电路结构 主从RS触发器仍有输出不定状态，即特性方程中有一个约束条件RS=0。要解决这一问题，可以将主从RS触发器改成JK触发器或D触发器。 主从JK触发器是以主从RS触发器为基础，进行电路结构的改进得到的，目的是消除RS=0的约束。主从JK触发器的逻辑图如图5.3.6(a)所示，图5.3.6(b)为逻辑符号。与主从RS触发器相比较，增加了两根反馈线和两个与门，于是有S=J,R=KQ。由于触发器的两个输出端Q、在正常工作时是互补的，所以无论J、K状态如何，R、S都不会同时为1。 图5.3.6主从JK触发器 2. 主从JK触发器的逻辑功能 主从JK触发器的逻辑功能与RS触发器的逻辑功能基本相同，不同之处是JK触发器没有约束条件，在J=K=1时，每输入一个时钟脉冲后，触发器向相反的状态翻转一次。表5.3.3为JK触发器的功能表。 表5.3.3主从JK触发器的功能表 JK Qn Qn+1 功 能 说 明 00 00 0 1 0 1 保持原状态 01 01 0 1 0 0 输出状态与J状态相同 10 10 0 1 1 1 输出状态与J状态相同 11 11 0 1 1 0 每输入一个脉冲 输出状态改变一次 根据表5.3.3可画出JK触发器Qn+1的卡诺图，如图5.3.7所示。由此可得JK触发器的特性方程为 Qn+1=Jn+Qn(5.3.1) JK触发器的状态转换图如图5.3.8所示。 图5.3.7JK触发器Qn+1的卡诺图 图5.3.8JK触发器的状态转换图 根据表5.3.3可得JK触发器的驱动表如表5.3.4所示。 表5.3.4JK触发器的驱动表 Qn→ Qn+1 JK 00 01 10 11 0× 1× ×1 ×0 例5.3.1主从JK触发器如图5.3.6(a)所示，设初始状态为0，已知CP及输入J、K的波形图如图5.3.9所示，画出输出Q的波形图。 解： 根据表5.3.3或式（5.3.1）可画出输出Q的波形如图5.3.9所示。 图5.3.9例5.3.1波形图 在画主从触发器的波形图时，应注意以下两点： (1) 触发器的触发翻转发生在时钟脉冲的触发沿(这里是下降沿)。 (2) 在CP=1期间，如果输入信号的状态没有改变，判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。 3. T触发器和T′触发器 如果将主从JK触发器的J和K相连作为T输入端就构成了T触发器，如图5.3.10(a)所示，图5.3.10(b)为其逻辑符号。将J=K=T代入式(5.3.1)便得到T触发器的特性方程： Qn+1=Tn+Qn(5.3.2) 图5.3.10用JK触发器构成的T触发器 由式(5.3.2)可知T触发器的逻辑功能为： 当T＝1时，Qn+1＝n，这时每输入一个时钟脉冲CP，触发器的状态便翻转一次； 当T＝0时，Qn+1＝Qn，触发器保持原状态不变。其功能如表5.3.5所示。 表5.3.5T触发器的功能表 T Qn Qn+1 功 能 说 明 0 0 0 1 0 1 保持原状态 1 1 0 1 1 0 每输入一个脉冲 输出状态改变一次 T触发器的状态转换图如图5.3.11所示。驱动表如表5.3.6所示。 表5.3.6T触发器的驱动表 Qn → Qn+1 T 00 01 10 11 0 1 1 0 图5.3.11T触发器的状态转换图 当T触发器的输入控制端为T=1时，触发器每输入一个时钟脉冲CP，状态便翻转一次，这种状态称为计数工作状态，这种状态的触发器称为T′触发器。T′触发器的特性方程为 Qn+1＝ n 4. 主从JK触发器存在的问题—— 一次变化现象 JK触发器是一种使用很灵活的触发器，所以应用很广泛，但主从结构的JK触发器有一个缺点——一次变化现象。我们用下面的例子来说明主从JK触发器的一次变化现象。 例5.3.2主从JK触发器如图5.3.6(a)所示，设初始状态为0，已知输入J、K的波形图如图5.3.12所示，画出输出Q的波形图。 解： 在CP上跳沿前一瞬间和CP下跳沿前一瞬间，都为J=0、K=1，按照JK触发器的功能表，触发器应该置0。但是，由于在CP=1期间，J信号出现过1，这个1信号会影响主锁存器状态的变化，最终造成从触发器的错误翻转。具体情况如下： 主锁存器和从锁存器的初始状态分别为Q′＝0、′＝1和Q＝0、＝1。在CP=1期间，K=1，当J信号也变为1时，使主锁存器状态翻转为Q′＝1、′＝0。 当J信号再变回0时，主锁存器的状态是否能恢复到原来的0状态呢？答案是否定的。因为从锁存器的状态没有变，Q仍为0，通过反馈线封锁了G1门，当J信号再变回0时，G1、G2的输出端都为0，主锁存器不再翻转。所以当CP下降沿到来时，从锁存器翻转为Q＝1、＝0，如图5.3.12所示。 图5.3.12主从JK触发器的 一次变化波形 由此看出，主从JK触发器在CP=1期间，主锁存器只变化(翻转)一次，这种现象称为一次变化现象。只有在两种情况下会出现一次变化现象。一是当触发器为0状态时，CP=1期间J出现过1； 二是当触发器为1状态时，CP=1期间K出现过1。 为了避免发生一次变化现象，比较简单的办法是在使用主从JK触发器时，保证在CP=1期间，J、K保持状态不变。 但是，要解决一次变化问题，仍应从电路结构上入手，让触发器只接收CP触发沿到来前一瞬间的输入信号。这种触发器称为边沿触发器。 5.3.4维持阻塞边沿D触发器 边沿触发器不仅将触发器的状态改变控制在CP跳变沿到来的一瞬间，而且将接收输入信号的时间也控制在CP跳变沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。 边沿触发器也有多种结构，维持阻塞型是其中常见的一种。下面以D触发器为例介绍维持阻塞边沿触发器的工作原理。 1. 维持阻塞边沿D触发器的结构及工作原理 图5.3.13(a)所示是D锁存器的逻辑图，它的缺点是在CP=1期间都能接收信号，即有空翻现象。为了克服空翻，并具有边沿触发器的特性，在图5.3.13(a)电路的基础上引入三根反馈线L1、L2、L3，如图5.3.13(b)所示，其工作原理从以下两种情况分析。 图5.3.13D触发器 1) 输入D=1 在CP=0时，G3、G4被封锁，Q3＝1、Q4＝1，G1、G2组成的基本RS触发器保持原状态不变。因D=1，G5输入全1，输出Q5=0，它使Q3=1，Q6=1。当CP由0变1时，G4输入全1，输出Q4变为0。继而，Q翻转为1，翻转为0，完成了使触发器翻转为1状态的全过程。同时，一旦Q4变为0，通过反馈线L1封锁了G6门，这时如果D信号由1变为0，只会影响G5的输出，不会影响G6的输出，维持了触发器的1状态。因此，称L1线为置1维持线。同理，Q4变0后，通过反馈线L2也封锁了G3门，从而阻塞了置0通路，故称L2线为置0阻塞线。 2) 输入D=0 在CP=0时，G3、G4被封锁，Q3＝1、Q4＝1，G1、G2组成的基本RS触发器保持原状态不变。因D=0，Q5=1，G6输入全1，输出Q6=0。当CP由0变1时，G3输入全1，输出Q3变为0。继而，翻转为1，Q翻转为0，完成了使触发器翻转为0状态的全过程。同时，一旦Q3变为0，通过反馈线L3封锁了G5门，这时无论D信号再怎么变化，也不会影响G5的输出，从而维持了触发器的0状态。因此，称L3线为置0维持线。 可见，维持阻塞触发器是利用了维持线和阻塞线，将触发器的触发翻转控制在CP上升沿到来的一瞬间，并接收CP上升沿到来前一瞬间的D信号。维持阻塞D触发器的逻辑符号如图5.3.13(c)所示，图中C1端的“∧”表示边沿触发，没有小圆圈表示在CP上升沿触发。 2. D触发器的逻辑功能 D触发器只有一个触发输入端D，功能表如表5.3.7所示。 表5.3.7D触发器的功能表 D Qn Qn+1 功 能 说 明 0 0 1 1 0 1 0 1 0 0 1 1 输出状态与D状态相同 D触发器的特性方程为： Qn+1=D。 D触发器的状态转换图如图5.3.14所示。驱动表如表5.3.8所示。 表5.3.8D触发器的驱动表 Qn → Qn+1 D 00 01 10 11 0 1 0 1 图5.3.14D触发器的状态转换图 例5.3.3维持阻塞D触发器如图5.3.13(b)所示，设初始状态为0，已知输入D的波形图如图5.3.15所示，画出输出Q的波形图。 图5.3.15例5.3.3波形图 解： 由于是边沿触发器，在波形图时，应注意以下两点： (1) 触发器的触发翻转发生在时钟脉冲的跳变沿(这里是上升沿)。 (2) 判断触发器次态的依据是时钟脉冲跳变沿前一瞬间(这里是上升沿前一瞬间)输入端的状态。 根据D触发器的功能表或特性方程或状态转换图可画出输出端Q的波形图如图5.3.15所示。 3. 触发器的直接置0和置1端 实际的集成触发器除了有时钟脉冲输入端和触发输入端以外，还有两个非常有用的输入端，一个是直接置0端RD，一个是直接置1端SD。图5.3.16(a)所示为带有RD和SD端的维持阻塞D触发器，图5.3.16(b)为逻辑符号。 图5.3.16带有RD和SD端的维持阻塞D触发器 由图5.3.16可以分析出，RD和SD端都为低电平有效，当RD=SD=1时，触发器正常工作。当输入RD=0、SD＝1时，G1输出＝1。同时Q5=1、Q4＝1，G2输入全1，输出Q＝0，使触发器置0。显然，这种置0方式与D信号无关，与CP的有无也没有关系，故称为直接置0。同理，当输入SD=0、RD＝1时，则输出Q＝1，＝0，使触发器置1。显然，这种置1方式也与D信号和CP无关，故称为直接置1。 总之，RD和SD信号不受时钟信号CP的制约，具有最高的优先级。RD和SD的作用主要是给触发器设置初始状态，或对触发器的状态进行特殊的控制。在使用时要注意，RD和SD任何时刻只能一个信号有效，不能同时有效。 5.3.5利用传输延迟的边沿JK触发器 1. 电路结构 利用传输延迟的边沿JK触发器的逻辑图如图5.3.17(a)所示。图中Gl、G2两个与或非门交叉耦合组成基本RS锁存器，G3、G4为输入信号接收门。在制造工艺上，保证与非门G3、G4的传输延迟时间比与门A、D长，边沿触发器正是巧妙地利用了这一时间差。图5.3.17(b)为其逻辑符号，图中输入C1端的“∧”表示边沿触发，小圆圈表示下降沿触发。 图5.3.17利用传输延迟的边沿JK触发器 2. 工作原理 边沿JK触发器的逻辑功能与主从JK触发器完全一样，下面以J=1，K=0，原状态Q=0、=1为例来说明边沿触发器的工作原理。 (1) CP＝0时，触发器的状态不变 CP＝0时，G3、G4被封锁，Q3＝1、Q4＝1，同时与门A和D也被封锁，因此，触发器保持原状态不变。 (2) CP由0变1时，触发器状态不变，为接收输入信号做准备 由于CP=0时，触发器的原状态为Q＝0、＝1，当CP由0变为1时，打开了A、D门，首先与门A输入全1，不论与门B输入为何状态，输出Q仍为0。由于Q＝0同时加到与门C和D的输入端，所以输出仍为1，触发器保持原状态不变。 在CP由0变为1，打开A、D门的同时，也打开了G3、G4，为接收输入信号J、K做好了准备。如现在J=1、K=0，则G3门输入全1，Q3=0； G4门输入有0，Q4=1。信号被G3、G4门接收。 (3) CP由1变0时，触发器翻转 在CP由1变0时，首先封锁了A、D门，由于Q3=0，Q4=1，与门A、B的输入端全为0，输出Q翻转为1； 因此与门C输入全1，使翻转为0。触发器完成了由0状态翻转为1状态的全过程。 虽然在CP变0后，G3、G4门也同时封锁，Q3=Q4=1，但由于与非门G3、G4的延迟时间比与门A、D长，因此Q3、Q4的这一新状态的稳定是在触发器翻转之后，所以不会影响触发器的输出状态。而CP一旦变0，则将触发器封锁，处于稳定状态。 综上所述，边沿触发器是利用了门电路传输延迟时间的差异，将触发器的触发翻转控制在CP下降沿到来的一瞬间，并接收CP下降沿到来前一瞬间的J、K信号。 5.3.6CMOS主从结构的边沿触发器 1. 电路结构 图5.3.18所示是用CMOS逻辑门和CMOS传输门组成的主从D触发器。图中，G1、G2和TG1、TG2组成主锁存器，G3、G4和TG3、TG4组成从锁存器。CP和CP为互补的时钟脉冲。由于引入了传输门，因此该电路虽为主从结构，却没有一次变化问题，具有边沿触发器的特性。 图5.3.18CMOS主从结构的边沿D触发器 2. 工作原理 触发器的触发翻转分为两个节拍。 (1) 当CP变为1时，则CP变为0。这时TG1开通，TG2关闭。主锁存器接收输入端D的信号。设D=1，经TG1传到G1的输入端，使′＝0、Q′＝1。同时， TG3关闭，切断了主、从两个锁存器间的联系，TG4开通，从锁存器保持原状态不变。 (2) 当CP由1变为0时，则CP变为1。这时TG1关闭，切断了D信号与主锁存器的联系，使D信号不再影响触发器的状态，而TG2开通，将G1的输入端与G2的输出端连通，使主锁存器保持原状态不变。与此同时，TG3开通，TG4关闭，将主锁存器的状态′＝0入从锁存器，使=0，经G3反相后，输出Q＝1。至此完成了整个触发翻转的全过程。 可见，该触发器是在利用4个传输门交替地开通和关闭将触发器的触发翻转控制在CP下跳沿到来的一瞬间，并接收CP下跳沿到来前一瞬间的D信号。 如果将传输门的控制信号CP和CP互换，可使触发器变为CP上升沿触发。 同样，集成的CMOS边沿触发器一般也具有直接置0端RD和直接置1端SD，如图5.3.19(a)所示，图5.3.19(b)为逻辑符号。注意，该电路的RD和SD端都为高电平有效，其工作原理请读者自行分析。 图5.3.19带有RD和SD端的CMOS边沿触发器 5.4集成锁存器与集成触发器 5.4.1集成锁存器与集成触发器举例 1. 带三态缓冲输出的TTL锁存器74LS373 74LS373是一款常用的锁存器芯片，由8个并行的、带三态缓冲输出的D锁存器构成，其逻辑符号和引脚排列分别如图5.4.1(a)和图5.4.1(b)所示。它的1脚是输出使能端(OE)，是低电平有效，当OE是高电平时，三态门处于高阻态，不管输入D0～D7如何，也不管11脚(锁存器控制端LE)如何，输出O0～O7全部呈现高阻状态； 当OE是低电平时，三态门处于正常工作状态，若LE为高电平，则输出O0～O7呈现输入D0～D7的状态，若LE为低电平，则输出保持原状态不变。74LS373的功能表如表5.4.1所示。 图5.4.1TTL锁存器74LS373 表5.4.174LS373的功能表 输入 输出 Dn LE OE On 0 1 0 0 1 1 0 1 × 0 0 保持 × × 1 高阻态 2. TTL主从JK触发器74LS72 74LS72为多输入端的单JK触发器，其逻辑符号和引脚排列分别如图5.4.2(a)和图5.4.2(b)所示。它有3个J端和3个K端，3个J端之间是与逻辑关系，3个K端之间也是与逻辑关系，即1J=J1·J2·J3，1K=K1·K2·K3。使用中如有多余的输入端，应将其接高电平。该触发器带有直接置0端RD和直接置1端SD，都为低电平有效，不用时应接高电平。74LS72为主从型触发器，CP下降沿触发。74LS72的功能表如表5.4.2所示。 图5.4.2TTL主从JK触发器74LS72 表5.4.274LS72的功能表 输入 输出 RDSDCP1J1K Q 01×××01 10×××10 11↓00QnQn 11↓0101 11↓1010 11↓11QnQn 3. 高速CMOS边沿D触发器74HC74 74HC74为单输入端的双D触发器。一个芯片里封装着两个相同的D触发器，每个触发器只有一个D端，它们都带有直接置0端RD和直接置1端SD，为低电平有效。CP上升沿触发。74HC74的逻辑符号和引脚排列分别如图5.4.3(a)、(b)所示，其功能表如表5.4.3所示。 图5.4.3高速CMOS边沿D触发器74HC74 表5.4.374HC74的功能表 输入 输出 RDSDCPD Q 01××01 10××10 11↑001 11↑110 5.4.2触发器功能的转换 触发器按功能分有RS、JK、D、T、T′五种类型，但最常见的集成触发器是JK触发器和D触发器。T、T′触发器没有集成产品，如需要时，可用其他触发器转换成T或T′触发器。JK触发器与D触发器的功能也是可以互相转换的。下面举例说明不同逻辑功能的触发器相互转换的方法。 1. 用JK触发器转换成其他功能的触发器 (1) JK→D 写出JK触发器的特性方程 Qn+1=Jn+Qn(5.4.1) 再写出D触发器的特性方程并变换成与式(5.4.1)相似的形式： Qn+1=D=D(n+Qn)=Dn+DQn(5.4.2) 联立式(5.4.2)与式(5.4.1)，得J=D，K=。 画出用JK触发器转换成D触发器的逻辑图，如图5.4.4(a)所示。 (2) JK→T(T′) 写出T触发器的特性方程： Qn+1=Tn+Qn(5.4.3) 联立式(5.4.3)与式(5.4.1)，得： J=T，K=T。 画出用JK触发器转换成T触发器的逻辑图，如图5.4.4(b)所示。 令T=1，即可得T′触发器，如图5.4.4(c)所示。 图5.4.4JK触发器转换成其他功能的触发器 2. 用D触发器转换成其他功能的触发器 (1) D→JK 写出D触发器和JK触发器的特性方程 Qn+1=D Qn+1=Jn+Qn 联立两式，得D=Jn+Qn。 画出用D触发器转换成JK触发器的逻辑图，如图5.4.5(a)所示。 (2) D→T 写出D触发器和T触发器的特性方程 Qn+1=D Qn+1=Tn+Qn 联立两式，得D=Tn+Qn=TQn。 画出用D触发器转换成T触发器的逻辑图，如图5.4.5(b)所示。 (3) D→T′ 写出D触发器和T′触发器的特性方程 Qn+1=D Qn+1=n 联立两式，得D=n 画出用D触发器转换成T′触发器的逻辑图，如图5.4.5(c)所示。 图5.4.5D触发器转换成其他功能的触发器 5.4.3触发器动态特性 触发器的动态特性是指触发器对时钟脉冲、输入信号以及它们之间相互配合的时间关系的要求。下面以维持阻塞D触发器为例说明触发器的动态特性。 首先，在图5.3.13(b)所示的维持阻塞D触发器电路中，当时钟脉冲CP到来之前，电路处于准备状态。这时，输入端D信号决定了G5、G6门的输出。在CP上升沿到来时，G3、G4门将根据G5、G6门的输出状态控制触发器翻转。因此在CP上升沿到达之前，G5、G6门必须要有稳定的输出状态。而从信号加到D端开始到G5、G6门的输出稳定下来，需要经过一段时间，把这段时间称为触发器的建立时间tset。即输入信号必须比CP脉冲早tset时间到达。由图5.3.13(b)可以看出，该电路的建立时间为两级与非门的延迟时间，即tset=2tpd。 其次，为使触发器可靠翻转，信号D还必须维持一段时间，把在CP触发沿到来后输入信号需要维持的时间称为触发器的保持时间tH。当D=0时，这个0信号必须维持到Q3由1变0后将G5封锁为止，若在此之前D变为1，则Q5变为0，将引起触发器误触发。所以D=0时的保持时间tH=1tpd。当D=1时，CP上升沿到达后，经过tpd的时间Q4变0，将G6封锁。但若D信号变化，传到G6的输入端也同样需要tpd的时间，所以D=1时的保持时间tH=0。综合以上两种情况，取tH=1tpd。 另外，为保证触发器可靠翻转，CP=1的状态也必须保持一段时间，直到触发器的 Q、端电平稳定，这段时间称为触发器的维持时间tCPH。 图5.4.6维持阻塞D触发器 的脉冲工作特性 把从时钟脉冲触发沿开始到一个输出端由0变1所需的时间称为tCPLH； 把从时钟脉冲触发沿开始到另一个输出端由1变0所需的时间称为tCPHL。由图5.3.13(b)所示可以看出，该电路的tCPLH=2tpd，tCPHL=3tpd，所以触发器的tCPH≥tCPHL=3tpd。图5.4.6示出了上述几个时间参数的相互关系。 同理，其他结构的触发器也都有脉冲工作特性，读者可查阅有关参考资料。 5.4.4锁存器与触发器应用举例 锁存器与触发器的应用非常广泛，是时序逻辑电路重要的组成部分，其典型应用将在第6章中做较详细的介绍。这里先举两例，使读者体会它们与组合逻辑电路的不同。 1. 同步作用 大多数数字系统的动作都是同步的，即信号的改变在时钟的跳变沿。但有时候，系统中会有一个外部信号不与时钟同步，也就是异步信号。这种异步信号会产生不确定或不希望的结果。下面举例说明。 例5.4.1在图5.4.7(a)所示电路中，A信号是由手动开关产生的一个方波信号，用来控制时钟信号B能否通过与门。由于A是异步输入，它可以在任意时刻改变状态，所以在输出端就会得到不完整的时钟脉冲，如图5.4.7(b)所示。 图5.4.7异步信号A产生不完整脉冲 为了防止在输出端产生不完整的脉冲，可在电路中接入一个下降沿触发的D触发器，如图5.4.8(a)所示。当A变为高电平时，Q要等到t1时刻时钟的下降沿到来时才会变为高电平； 当A返回低电平时，Q要等到t2时刻时钟的下降沿到来时才会变为低电平。这样Q信号的改变是与时钟下降沿同步的，输出端得到的就是完整的脉冲，如图5.4.8(b)所示。 图5.4.8利用D触发器产生完整脉冲 2. “记忆”作用 例5.4.2设计一个3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。 解： 用门电路组成的基本电路如图5.4.9所示。开始抢答前，三按键开关KA、KB、KC均不按下，A、B、C三信号都为0，GA、GB、GC门的输出都为1，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则A=1，GA门的输出变为UOA=0，点亮发光二极管DA，同时，UOA的0信号封锁了GB、GC门，KB、KC再按下无效。 图5.4.9抢答电路的基本结构 基本电路实现了抢答的功能，但是该电路有一个很严重的缺陷： 当KA第一个被按下后，必须总是按着，才能保持A=1、UOA=0，禁止B、C信号进入。如果KA稍一放松，就会使A=0、UOA=1，B、C的抢答信号就有可能进入系统，造成混乱。要解决这一问题，最有效的方法就是引入具有“记忆”功能的触发器。 用基本RS锁存器组成的电路如图5.4.10所示。其中KR为复位键，由裁判控制。开始抢答前，先按一下复位键KR，即3个触发器的R信号都为0，使QA、QB、QC均置0，三个发光二极管均不亮。开始抢答后，如KA第一个被按下，则FFA的S=0，使QA置1，GA门的输出变为UOA=0，点亮发光二极管DA，同时，UOA的0信号封锁了GB、GC门，KB、KC再按下无效。 图5.4.10引入基本RS锁存器的抢答电路 该电路与图5.4.9功能一样，但由于使用了锁存器，按键开关只要按一下，锁存器就能记住这个信号。如KA第一个被按下，则锁存器FFA的S=0，使QA置1，然后松开KA，此时FFA的S=R=1，锁存器保持原状态，保持着刚才的QA=1，直到裁判重新按下KR键，新一轮抢答开始，这就是锁存器和触发器的“记忆”作用。 小结 1. 锁存器与触发器都有两个基本性质： (1)具有两种稳定状态(0或1状态)； (2)在一定的外加信号作用下，可从一个稳定状态转变到另一个稳定状态。这就使得锁存器与触发器能够记忆二进制信息0和1，常被用作二进制存储单元。 2. 锁存器是触发器的一种。它或者直接由R、S输入信号决定其输出状态，或者有一个使能端，在使能端有效期间改变状态。所以锁存器可以称为电平触发的触发器。 3. 触发器有一个时钟脉冲CP端，它中在时钟脉冲CP跳变沿(上升沿或下降沿)时改变输出状态，称为脉冲触发。集成触发器中CP端有小圆圈的为下降沿触发，没有小圆圈的为上升沿触发。 4. 根据逻辑功能的不同，触发器可分为以下几种： (1) RS触发器 Qn+1=S+Qn RS=0(约束条件) (2) JK触发器Qn+1=Jn+Qn (3) D触发器Qn+1=D (4) T触发器Qn+1=Tn+Qn (5) T′触发器Qn+1＝n 5. 触发器的逻辑功能可以用功能表、特性方程、驱动表、状态转换图和波形图(又称时序图)等方法来描述。利用特性方程可以实现不同功能触发器间逻辑功能的相互转换。 6. 触发器有主从、维持阻塞等多种结构。同一电路结构的触发器可以有不同的逻辑功能，同一逻辑功能的触发器可以用不同的电路结构来实现。 习题 5.1将题图5.1所示的输入波形加在图5.2.1(a)所示基本RS锁存器上，试画出输出Q和端的波形(设初始状态为Q＝0)。 题图5.1 5.2将题图5.2所示的输入波形加在图5.2.3(a)所示基本RS锁存器上，试画出输出Q和端的波形(设初始状态为Q＝0)。 题图5.2 5.3设图5.2.5(a)所示电路的初始状态为Q＝0，R、S端和CP端的输入信号如题图5.3所示，试画出该门控RS触发器相应的Q和端的波形。 题图5.3 5.4下降沿触发和上升沿触发两种触发方式的主从RS触发器的逻辑符号及CP、A、B的波形如题图5.4所示，分别画出它们的Q端的波形(设初始状态为Q＝0)。 题图5.4 5.5设主从JK触发器的初始状态为0，CP、J、K信号如题图5.5所示，试画出触发器Q端的波形。 题图5.5 5.6设维持阻塞D触发器的初始状态为0，CP、D信号如题图5.6所示，试画出触发器Q端的波形。 题图5.6 5.7电路如题图5.7所示，设各触发器的初态为0，画出在CP脉冲作用下Q端的波形。 题图5.7 5.8电路如题图5.8所示，已知CP和A、B的波形，试画出Q1和Q2的波形。设触发器的初始状态均为0。 题图5.8 5.9电路如题图5.9所示，试画出在CP作用下Q0和Q1端的输出波形。设触发器的初始状态为Q0＝Q1＝0。 题图5.9 5.10如题图5.10所示电路是一个两相时钟源。试画出在CP作用下Q、、UO1、UO2的波形。设触发器的初始状态为0。 题图5.10 5.11电路如题图5.11所示，已知CP和X的波形，试画出Q0和Q1的波形。设触发器的初始状态均为0。 题图5.11 5.12电路如题图5.12所示，已知CP、RD和D的波形，试画出Q0和Q1的波形。设触发器的初始状态均为1。 题图5.12 5.13电路如题图5.13所示，已知CP和D的波形，试画出Q0和Q1的波形。设触发器的初始状态均为0。 题图5.13 5.14两相脉冲产生电路如题图5.14所示，试画出在CP作用下Φ1、Φ2的波形，并说明Φ1、Φ2的相位差。各触发器的初始状态为0。 题图5.14 5.15逻辑电路如题图5.15所示，已知CP和A的波形，画出触发器Q0、Q1端的波形，设触发器的初始状态为0。 题图5.15 5.16逻辑电路如题图5.16所示，已知CP和A的波形，画出触发器Q0、Q1端的波形，设触发器的初始状态为0。 题图5.16 5.17一个触发器的特性方程为Qn+1=XYQn，试分别用下列两种触发器实现这种触发器的功能。 (1) JK触发器； (2) D触发器。 5.18电路如题图5.18所示，已知CP和A的波形，画出触发器Q0、Q1及输出UO的波形。设触发器的初始状态均为0。 题图5.18