第5章〓触发器 第4章介绍的组合逻辑电路，由于内部不存在输出到输入的反馈，其输出只与当时的输入有关，与过去的输入无关，因而不具备记忆功能。时序逻辑电路(sequential logic circuit)则不同，它通过在电路内部引入反馈“记住”输入信号的历史，从而解决了组合逻辑电路无法实现的“记忆”功能。通常把具有记忆功能的这类数字电路称为时序逻辑电路或时序电路。 本章介绍基本的时序逻辑部件触发器、计数器和移位寄存器，举例说明其使用方法，并在此过程中说明用于描述时序逻辑电路的术语和概念。 5.1SR锁存器 SR锁存器(latch)是静态存储单元中最基本，也是电路结构最简单的一种，通常由两个与非门或者或非门构成。 SR锁存器电路及逻辑符号如图5.1所示，它由两个与非门交叉耦合构成。逻辑符号输入端的S表示Set(置位端，置1端)，R表示Reset(复位端，置0端)，Q和是触发器的两个互补输出端(输出端的小圆圈表示逻辑非)，规定Q输出端的逻辑值代表触发器的状态，即Q＝1表示触发器处于1状态，Q＝0表示触发器处于0状态； 将使Q＝1的操作称为置位或置1，使Q＝0的操作称为复位或置0。 对图5.1(a)的SR锁存器电路进行分析如下。 (1) SR＝01时： G1门先稳定输出1(Q＝1)，G2门随后稳定输出0(Q＝0)，即此时触发器处于1状态。SR＝01称为置位(置1)操作。 (2) SR＝10时： G2门先稳定输出1(Q＝1)，G1门随后稳定输出0(Q＝0)，即此时触发器处于0状态。SR＝10称为复位(置0)操作。 (3) SR＝11时： G1、G2门的稳定输出由Qn(触发器原状态)和Qn决定，若Qn=0，则次态仍是0； 若Qn=1，则次态仍是1。SR＝11称为保持操作。 (4) SR＝00时： G1、G2门的稳定输出均为1，违背了触发器的Q和应该互补输出的原则。此外，当SR的输入由00变为11时，新状态不能确定，这与电路设计的确定性原则不符，故应禁止输入SR＝00。 综上所述，得出SR锁存器的真值表如表5.1所示。 图5.1SR锁存器 表5.1SR锁存器的真值表 SnRn Qn+1 功能说明 01 1 置位(置1) 10 0 复位(置0) 11 Qn 保持 00 Φ 禁用 注意： 表5.1中的Qn表示触发器的现态，Qn+1表示触发器的次态。上标n和n+1用于标记时间先后顺序： n对应现在时刻tn，n+1对应下一个时刻tn+1。 现态(present state)和次态(next state)是两个相对的概念，针对每一次状态转移，状态转移前电路所处的状态为现态，状态转移后电路所处的状态为次态。 图5.2SR锁存器波形图 由表5.1可以看出，SR锁存器具有置位(Q=1)、复位(Q=0)、保持三种功能，输入信号S、R分别起置位和复位作用，且都是低电平有效。 如图5.2所示是SR锁存器在一组S、R信号作用下，Q和的输出波形。 SR锁存器也可以由两个或非门交叉耦合构成，其不同之处在于置位功能和复位功能变为当S、R为1时起作用，而本节用与非门构成的SR锁存器是当S、R端为低电平时起作用。 5.2SR触发器 触发器与锁存器不同之处在于触发器多了一个触发信号输入端，只有在触发信号到来时，触发器才会完成置1、置0等操作，这个触发信号一般是时钟脉冲信号CP(Clock Pulse)，触发方式有电平触发和边沿触发两种方式。 触发器(FlipFlop)是时序逻辑电路最基础的器件，其特点如下。 (1) 具有高电平和低电平两种稳定的输出状态(双稳态)。 (2) “不触不发，一触即发”，只有在触发信号来到时，触发器的状态才会发生变化，否则一直保持原有状态不变。 1. 电平触发的SR触发器 SR锁存器的置1和置0功能，在当S、R端为低电平时是立即响应的，在实际使用时并不可靠，解决的方法是在电路中加入一个时钟信号CP进行控制，每来一个CP脉冲，电路发生一次状态改变。图5.3(a)所示的电路是在SR锁存器前加入了时钟信号和控制逻辑门，称为电平触发SR触发器，有些国外教材中也称为门控SR锁存器(gated SR latch)，该电路也是构成各种更为复杂和完善的时钟控制触发器的基本电路，其逻辑符号如 图5.3电平触发SR触发器 图5.3(b)所示，真值表如表5.2所示。电路图中，G1、G2构成基本RS触发器，G3、G4为控制电路。由于时钟信号CP只是触发器状态变化的时间基准，所以没有将其列入真值表。 表5.2电平触发SR触发器真值表 SnRn Qn+1功 能 说 明 00 Qn保持 010复位（置0） 101置位（置1） 11Φ禁用 注意： 电平触发SR触发器(图5.3(a)电路)的电路分析如下。 当时钟信号CP=0时，导引门G3、G4关闭(输出1)，由G1、G2构成的SR锁存器保持原状态不变； 当CP=1时，导引门G3、G4打开，S、R信号取反后加到SR锁存器上，触发器的状态根据S和R的取值相应变化，S、R仍然分别起置位和复位作用，但均为高电平有效。由此可见，电平触发SR触发器的状态转换由S、R和CP控制。S、R控制状态转换的方向，即触发器的次态由S、R的取值决定； CP控制状态转换的时刻，即触发器何时发生状态转换由CP决定。CP脉冲作用前的状态称为现态，CP脉冲作用后的状态称为次态。与SR锁存器相似，当S、R同时为1时，在CP为高电平期间，Q和都为1； CP下降沿到来后，Q和的状态无法确定，因此，应该禁止出现这种输入情况。 2. 电平触发SR触发器的分析 将真值表中的输入Sn、Rn，输出Qn+1构成卡诺图，用卡诺图化简，可以得到描述该触发器状态转换规律的次态方程(也称特征方程)及对输入信号S、R的约束条件 Qn+1=Sn+nQn SnRn=0（约束条件） 图5.4所示是电平触发SR触发器在一组S、R信号作用下，Q和的工作波形图。 图5.4电平触发SR触发器的工作波形图 注意： 电平触发SR触发器在功能上仍然是不完善的，比如，在CP脉冲的高电平期间，S、R如果发生多次变化，会引起触发器的状态发生多次翻转。这种在一个CP脉冲作用期间触发器发生多次状态变化的现象称为空翻。空翻违背了每来一个CP脉冲触发器最多发生一次状态变化的原则，必须避免。解决的办法就是采用只对CP边沿而不是电平进行响应的边沿触发器。现在的集成触发器大多采用边沿触发(edgetriggered)的结构，如主从式结构、维持阻塞式结构，有效解决了空翻问题，触发器的状态只可能在CP脉冲的上升沿或下降沿到来时发生变化。 5.3集成触发器 集成触发器包括D触发器、JK触发器和T触发器。集成触发器的内部电路一般较为复杂，本节将从使用的角度出发主要介绍它们的外部特性，包括逻辑符号、真值表、激励表、次态方程及工作波形等。 5.3.1D触发器 D触发器(delay flipflop)的逻辑符号如图5.5所示，D触发器为时钟脉冲上升沿触发，在逻辑符号中，符号>表示边沿，CP输入端无小圆圈表示上升沿触发(有小圆圈则表示下降沿触发)。 集成触发器逻辑功能的常用描述方法(这些描述手段也是时序逻辑电路中经常用到的)如下。 (1) 真值表： 真值表反映输入的激励信号取值与触发器次态的关系。D触发器真值表如表5.3所示，由真值表可见，D触发器是一种延迟型触发器，不管触发器的现态是0还是1，触发器的新状态总是与时钟脉冲上升沿到来时刻的D端输入值相同。 图5.5D触发器的逻辑符号 表5.3D触发器真值表 Dn Qn+1功能 00置0 11置1 (2) 状态表： 状态表是状态转换表的简称，状态表以激励信号和触发器的原状态为自变量，以触发器的次态为函数，列表反映其取值关系。表5.4是状态表的示意图，表的上方为电路所有可能的输入组合，表的左列为电路所有可能的状态(现态)，表栏中为现态和激励作用下的次态和输出。D触发器的状态表如表5.5所示，可以看出，D触发器的次态Qn+1取值只由激励信号Dn确定，与触发器的原状态Qn无关。 (3) 状态图： 状态图是状态转换图的简称，状态图是分析和设计时序逻辑电路的重要工具。状态图和状态表可以方便地相互转换。例如，表5.4所示的状态表可以用图5.6所示的状态图来表示，反过来也一样。图5.6中状态名外加圆圈表示状态，箭头表示状态转换的方向，状态转换所需的输入条件Xn和相应的输出信号Zn以Xn/Zn的形式标于箭头旁。图5.7是D触发器的状态图。 表5.4状态表 现态 输入 Xn QnQn+1/Zn 次态/输出 表5.5D触发器状态表 Qn D 01 001 101 Qn+1 图5.6状态图 图5.7D触发器的状态图 (4) 次态方程： 将触发器的次态用表达式表示。可以看出，Ｄ触发器的次态Qn+1始终等于激励信号Dn的值，其次态方程可表示为Qn+1=Dn。 (5) 激励表： 激励表用于反映触发器从某个现态转向规定的次态时，在其激励输入端应施加的激励信号，常在设计时序逻辑电路时用到。激励表可由状态表反向推导得到，表5.6是D触发器的激励表。设计时序电路时，在明确了电路的状态转换关系后，需进一步确定触发器应施加的激励信号，这时就要用到触发器的激励表。 图5.8是D触发器在给定D端输入波形情况下，Q端的输出波形图，设Q的起始状态为0，状态变化只发生在时钟脉冲的上升沿到来时，故用虚线将这些时刻标注。 表5.6D触发器激励表 QnQn+1Dn 000 011 100 111 图5.8D触发器工作波形图 5.3.2JK触发器 图5.9JK触发器的逻辑符号 JK触发器的逻辑符号如图5.9所示，JK触发器在时钟脉冲CP的下降沿触发翻转，逻辑符号时钟输入端的小圆圈表示下降沿触发。J、K是触发器的两个激励信号输入端，表5.7是JK触发器真值表，由真值表可知，JK触发器的逻辑功能最丰富，包括置1(置位)、置0(复位)、保持(状态不变)和翻转4种功能。JK触发器的状态表和激励表分别如表5.8和表5.9所示，图5.10是JK触发器状态图，状态图和激励表中的Φ表示取任意值(0或1)。 表5.7JK触发器真值表 JnKnQn+1功能 00 Qn保持 010置0 101置1 11n翻转 表5.8JK触发器状态表 Qn JnKn 00011011 00011 11010 Qn+1 表5.9JK触发器激励表 QnQn+1JnKn 000Φ 011Φ 10Φ1 11Φ0 图5.10JK触发器状态图 将状态表通过卡诺图化简可得JK触发器次态方程Qn+1=Jnn+nQn。 5.3.3T触发器 T触发器(Toggle flipflop)是一种只有保持和翻转两种功能的触发器，也称为计数触发器，T是它的激励信号输入端。上升沿触发的T触发器的逻辑符号如图5.11所示，其状态图如图5.12所示，其真值表、状态表和激励表分别如表5.10、表5.11和表5.12所示，其次态方程为Qn+1=Tnn+nQn=QnTn。 图5.11T触发器的逻辑符号 图5.12T触发器状态图 表5.10T触发器真值表 Tn Qn+1功能说明 0Qn保持 1 n翻转 表5.11T触发器状态表 QnTn 01 001 111 Qn+1 表5.12T触发器激励表 QnQn+1Tn 000 011 101 110 将T触发器T端固定接1，就得到只具有翻转功能的触发器，称为T′触发器，每来一个时钟脉冲，T′触发器的状态就翻转一次。现实数字集成电路中并无T触发器或T′触发器这类器件，一般需要用D触发器或JK触发器改接实现。用D触发器构成T触发器时，D触发器的激励函数表达式为D=QT； 用JK触发器构成T触发器时，JK触发器的激励函数表达式为J=K=T。此时，T触发器的触发类型(上升沿触发还是下降沿触发)与所使用的触发器相同。 5.3.4触发器的异步端口 集成触发器还具有优先级更高的异步端口，包括异步置位端PR(preset)、异步复位端CLR(clear)，带异步端口的JK触发器的逻辑符号如图5.13所示， 图5.13带异步端口的JK触 发器的逻辑符号 PR和CLR端口的小圆圈表示低电平有效，当PR端口为低电平时，触发器将立即被置位(Q=1)； 当CLR端口为低电平时，触发器将立即被复位(Q=0)，不允许异步置位与异步复位信号同时有效。只有当异步端口信号无效时，时钟和激励信号才起作用； 带异步端口的JK触发器的真值表如表5.13所示。 集成D触发器也带有异步端口(置位端PR、异步复位端CLR)，异步端口的主要作用是便于为触发器设置初始状态，以及实时改变触发器输出状态。 表5.13带异步端口的JK触发器的真值表 PRCLRCPJnKnQn+1功能 00ΦΦΦΦ禁止 01ΦΦΦ1异步置1 10ΦΦΦ0异步复位 11↓00 Qn保持 11↓010同步置0 11↓101同步置1 11↓11 n翻转 如图5.14所示是带异步端口的JK触发器在给定PR、CLR、J和K端输入波形情况下，Q端的输出波形图，设Q的起始状态为0。 图5.14带异步端口的JK触发器的工作波形图 注意： 触发器的动态特性： 触发器在使用时，还应注意其动态特性，包括建立时间、保持时间、最高时钟频率等，尤其是工作在时钟频率很高的情况下时。一般地说，当CP脉冲的有效边沿到来时，激励输入信号应该已经到来 一段时间，这个时间的最小值称为建立时间，用tSU表示； CP脉冲的有效边沿到来后，激励输入信号还应该继续保持一段时间，这个时间的最小值称为保持时间，用tH表示。建立时间和保持时间示意图如图5.15所示。最高时钟频率是指触发器在连续、重复翻转的情况下，时钟信号可以达到的最高工作频率，用fmax表示。如双D触发器芯片74LS74A，器件手册上给出的动态特性指标为tSU=20ns，tH=5ns，fmax=25MHz。 图5.15触发器的建立时间和保持时间示意图 5.3.5触发器逻辑功能的转换 可将触发器附加门电路使其逻辑功能转换为另一种触发器，图5.16给出了几种触发器转换的电路，图5.16(a)是D触发器转换为T触发器，此时D触发器的激励函数表达式为D=QT，在时钟上升沿触发； 图5.16(b)是JK触发器转换为T触发器，此时，JK触发器的激励函数表达式为J=K=T，在时钟下降沿触发； 令JK触发器J=D，K=，则JK触发器转换为D触发器，如图5.16(c)所示。 图5.16触发器功能的相互转换 5.4触发器的应用 本节以触发器构成计数器为例介绍触发器的应用。计数器(counter)是用于累计输入脉冲个数的逻辑电路，在计算机和各类数字设备中应用广泛。计算机内部各种定时器、分频器，以及电子表、交通控制系统中使用的计时电路，本质上都是计数器。 计数器可分为加法计数器、减法计数器、双向计数器、BCD码计数器、二进制计数器等类型。计数器的状态数称为计数器的模，模为M的计数器也称M进制计数器，其总的状态数为M，每经过M个时钟脉冲，状态完成一次遍历。加法计数器的计数状态按照递增的规律变化，减法计数器的计数状态按照递减的规律变化； 双向计数器既可以按照加法规律计数，也可以按照减法规律计数，也称可逆计数器； BCD计数器的状态按照某种BCD码编码，即十进制计数器； 二进制计数器的模是2n。还可以根据计数器中各触发器状态的变化是否同步，将计数器分为同步计数器(计数器中各触发器采用同一时钟信号)和异步计数器(计数器中各触发器采用不同时钟信号)两类。 5.4.1触发器构成异步行波计数器 图5.17所示电路是用下降沿触发的JK触发器构成的3位(八进制或模8)行波加法计数器，各触发器的时钟信号不同，因此这是一个异步时序电路。 图5.173位行波加法计数器 3个JK触发器均处于翻转状态，Q0在CLK的下降沿处状态翻转； Q1以信号Q0为时钟，在Q0的下降沿处状态翻转； Q2以信号Q1为时钟，在Q1的下降沿处翻转，由此可画出电路的工作波形，如图5.18所示。 从图5.18的波形图可看出，电路的起始状态为Q2Q1Q0=000，第1个CLK下降沿后，电路的状态变为001； 以此类推，第7个时钟周期后，电路的状态变为Q2Q1Q0=111； 第8个时钟使电路状态回到000，从而进入下一个循环，由此可画出电路的状态图，如图5.19所示。由状态图可见，该计数器的计数循环内包含8个状态，每经过8个时钟脉冲，状态按递增顺序循环一次，因此是八进制加法计数器。 图5.183位行波加法计数器电路的工作波形图 图5.193位行波加法计数器电路的状态图 图5.17所示的计数器，其时序波形类似行波，常称作行波计数器(ripple counter)。若将计数器中的触发器换成上升沿触发类型，则电路的状态变化将按二进制数递减的规律进行，得到行波减法计数器。 由此，可进一步总结出2n进制异步计数器的更为普遍的规律。2n进制异步计数器共有2n个状态，需要用n个触发器实现，各触发器的连接规律如表5.14所示，其中CP0是最低位触发器Q0的时钟输入端，CLK是外部时钟(计数脉冲)。 表5.142n进制异步计数器的构造规律 计数方式 激 励 输 入 上升沿触发时钟 下降沿触发时钟 加法计数器 减法计数器 全部连接为T′触发器 Ji=Ki=1,Di=i,Ti=1 CP0=CLK，其他CPi=i－1 CP0=CLK，其他CPi=Qi－1 CP0=CLK，其他CPi=Qi－1 CP0=CLK，其他CPi=i－1 5.4.2触发器构成的同步计数器 同步时序电路中各触发器同一时刻状态改变，此特点使其在高速数字系统中优势明显，相对异步计数器其工作速度和可靠性有显著提高。 图5.20是由JK触发器(下降沿触发)构成的3位二进制同步加法计数器电路，从图中可看出该电路的构成具有如下特点。 图5.203位二进制同步加法计数器电路 图5.213位同步加法计数器状态图 (1) 各触发器都接成T触发器(J=K)，其中Q0工作在翻转模式(T′触发器)，即J0=K0=1； (2) J1=K1=Q0； J2=K2=Q1Q0。 分析得出图5.20所示的同步计数器状态图，如图5.21所示，此状态图与前面的八进制行波加法计数器状态图相同。 由上面的3位二进制同步加法计数器进一步引申得出2n进制同步计数器的电路结构和连接规律，如表5.15所示。通过表5.15可看出，由触发器构成的2n进制同步计数器，在每个时钟脉冲到来时，低位Q0的状态总是翻转； 高位触发器只有在低位触发器状态全为1时翻转； 减法计数器中高位触发器只有在低位触发器状态全为0时翻转，其余时刻高位触发器状态保持不变。 表5.152n进制同步计数器的电路结构和连接规律 计数方式 触发时钟CPi(i=0~n-1) Q0激励 其他触发器Qi激励(i=1~n-1) 加法计数器 减法计数器 全部连接CLK CPi=CLK 连接为T′触发器 T0=1，J0=K0=1 Ti=Ji=Ki=Q0Q1…Qi－2Qi－1 Ti=Ji=Ki=01…i－2i－1 根据表5.15可画出用JK触发器构成的十六进制(n=4)同步加法计数器电路，如图5.22所示。 图5.22十六进制同步加法计数器电路 5.4.3计数器的异步变模 利用触发器的异步置位端S和异步复位端R，可以将2n进制计数器修改为M进制(2n-1＜M＜2n)计数器，这种方法也称为计数器的异步变模，其方法可归纳为： 先实现一个模2n的加法计数器，再用与非门对状态M译码(状态M中取值为1的Q端接与非门输入端)，与非门输出端接各触发器的异步复位端(低电平有效)。 比如设计一个8421加法计数器(模10)，可在十六进制同步加法计数器的基础上通过异步变模实现，因为模M=10=(1010)2，应在Q3Q2Q1Q0=(1010)2状态异步清0，因此，将Q3、Q1与非后接到每个触发器的异步复位端R上，电路如图5.23所示。 图5.238421加法计数器(模10)电路 对图5.23的8421加法计数器(模10)电路做进一步分析，首先画出电路的全状态图，如图5.24所示，图中的实圈表示稳态，虚圈表示暂态，状态0000~1001是持续一个时钟周期的稳态，状态1010是持续时间很短的暂态(在状态1010触发器异步清0，电路迅速变为状态0000)。通过全状态图可看出，此电路具备自启动特性，即电路即使由于某种原因(如开机上电所处状态的不确定性)处于主循环外的某个状态，经过几个时钟周期之后，也会自动进入计数主循环。 画出8421加法计数器的工作波形图，如图5.25所示。 图5.248421加法计数器电路的全状态图 图5.258421加法计数器的工作波形图 如果电路不回到状态0000，就不能只用触发器的异步复位端了。图5.26所示的余3码同步加法计数器电路是综合采用异步置位和异步复位实现的，余3码同步加法计数器的状态循环应该是0011~1100，故电路选择1100状态的下一个状态1101译码，通过触发器的异步置位和异步复位，使电路回到状态0011。 图5.26余3码同步加法计数器电路 习题5 51图题5.1为或非门构成的SR锁存器电路，试画出逻辑符号，列出真值表，画出Q和的工作波形(S、R输入波形自己假设，但必须反映各种输入情况)。 52上升沿触发的D触发器的输入波形如图题5.2所示，画出对应的Q端波形，设初态Q=0。 图题5.1 图题5.2 53下降沿触发的JK触发器的输入波形如图题5.3所示，画出对应的Q端波形，设初态Q=0。 图题5.3 54设图题5.4中D触发器的初始状态为0，针对输入波形画出Q端的波形。 图题5.4 55T触发器组成图题5.5所示电路。试求出电路次态方程，列出状态表，完成Q端波形图。(设起始状态为0)。 图题5.5 56试根据图题5.6所示电路及其输入波形，画出Q端波形，设初态Q=0。 图题5.6 57已知上升沿触发的D触发器构成如图题5.7(a)所示电路。写出激励方程和次态方程，试根据图题5.7(b)中给出的输入波形，画出F的波形。 图题5.7 58设图题5.8所示各触发器Q端的初态都为1，试画出在4个CP脉冲作用下各触发器的Q端波形。 图题5.8 59填空。 (1) n个触发器构成计数器的最大计数长度为()。 (2) 要构成十一进制加法计数器，至少需要()个触发器，有()个无效状态。 (3) 设3位二进制加法计数器的当前状态为011，则输入10个计数脉冲后状态为()。 (4) 一个1位8421码加法计数器，当前计数值为3，经过13个输入脉冲后，计数器的状态为()。 510画出用下降沿触发的D触发器构成的八进制异步行波加法计数器电路。 511画出用下降沿触发的JK触发器构成的四进制异步行波可逆计数器电路。当控制端X=0时，加法计数； 当X=1时，减法计数。 512画出用上升沿触发的T触发器构成的五进制异步加法计数器电路。 513画出用下降沿触发的T触发器构成的八进制同步减法计数器电路。 514画出用上升沿触发的JK触发器构成的四进制同步可逆计数器电路。当控制端X=0时，加法计数； 当X=1时，减法计数。 实验与设计 51触发器功能测试。 (1) D触发器(74LS74)功能测试： 74LS74内部集成了两个上升沿触发的D触发器，在时钟CP上升沿时刻，触发器输出端Q随输入端D的值而改变； CLR和PR为异步复位、置位端，低电平有效。测试和验证D触发器74LS74的逻辑功能，观察并记录Q输出端的状态随输入端PR、CLR、D的值改变的情况。 (2) JK触发器(74LS112)功能测试： JK触发器具有清0、置1、保持和翻转4种功能。74LS112内部集成了两个下降沿触发的JK触发器，常用的JK触发器还有74LS73、74LS113、74LS114等芯片，功能及使用方法略有不同，使用时应参考器件手册。 测试JK触发器(74LS112)的逻辑功能，观察并记录Q输出端的状态随输入端PR、CLR、J、K的值改变的情况。 52用D触发器实现六进制异步加法计数器： 用D触发器实现六进制异步加法计数器，并验证其逻辑功能。 (1) 触发器的时钟信号用单脉冲输入，观察并记录3个触发器的输出端口的状态变化。 (2) 用f=1kHz的连续脉冲作输入，用双踪示波器观察并比较CP端与最高位Q输出端的脉冲波形图，记录最高位Q输出端的高电平持续时间和低电平持续时间。 53用JK触发器实现同步五进制加法计数器： 用74LS112双JK触发器实现同步五进制加法计数器，并验证其逻辑功能。 (1) 触发器的时钟信号用单脉冲输入，观察并记录3个触发器的输出端口的状态变化。 (2) 用f=1kHz的连续脉冲输入，用双踪示波器观察并比较CP端与最高位Q输出端的脉冲波形图，记录最高位Q输出端的高电平持续时间和低电平持续时间。