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第1章数字逻辑基础
（视频讲解： 423分钟，16集）
1.1开关系统
1.1.10和1的概念
1.1.2开关系统的优势
1.1.3晶体管作为开关
1.1.4半导体物理器件
1.1.5半导体逻辑电路
1.1.6逻辑门与逻辑关系描述
1.1.7逻辑电路符号描述
1.2TTL和CMOS逻辑门传输特性分析
1.2.1SPICE电路仿真工具
1.2.2TTL逻辑门传输特性参数
1.2.3TTL逻辑电平传输特性分析
1.2.4TTL延迟传输特性分析
1.2.5CMOS逻辑门传输特性参数
1.2.6CMOS逻辑电平传输特性分析
1.2.7CMOS延迟传输特性分析
1.3逻辑代数理论
1.3.1逻辑代数中的运算关系
1.3.2逻辑函数表达式
1.4逻辑表达式的化简
1.4.1使用运算律化简逻辑表达式
1.4.2使用卡诺图化简逻辑表达式
1.4.3不完全指定逻辑功能的化简
1.5毛刺产生及消除
1.6数字码制表示和转换
1.6.1码制和数字表示
1.6.2二进制数转换为八/十六进制数
1.6.3十进制数转换为二进制数

第2章逻辑电路基础
（视频讲解： 319分钟，12集）
2.1组合逻辑电路
2.1.1编码器
2.1.2译码器
2.1.3码转换器
2.1.4数据选择器
2.1.5数据比较器
2.1.6加法器
2.1.7减法器
2.1.8加法器/减法器
2.1.9乘法器
2.2时序逻辑电路
2.2.1时序逻辑电路特点
2.2.2基本SR锁存器
2.2.3同步SR锁存器
2.2.4D锁存器
2.2.5D触发器
2.2.6普通寄存器
2.2.7移位寄存器
2.3有限自动状态机
2.3.1有限自动状态机原理
2.3.2状态图表示及实现
2.3.3三位计数器
2.4存储器的原理
2.4.1静态随机访问存储器的原理
2.4.2动态随机访问存储器的原理
2.4.3Flash存储器的原理

第3章可编程逻辑器件工艺和结构
（视频讲解： 139分钟，7集）
3.1可编程逻辑器件的发展历史
3.2可编程逻辑器件典型工艺
3.3简单可编程逻辑器件结构
3.3.1PROM原理及结构
3.3.2PAL原理及结构
3.3.3PLA原理及结构
3.4CPLD原理及结构
3.4.1功能块
3.4.2宏单元
3.4.3快速连接矩阵
3.4.4输入/输出块
3.5FPGA原理及结构
3.5.1FPGA的基本原理
3.5.2高云FPGA的结构
3.5.3可配置单元
3.5.4块静态随机访问存储器
3.5.5时钟资源
3.5.6输入/输出块
3.5.7数字信号处理模块
3.6高云FPGA产品类型和功能
3.6.1小蜜蜂家族FPGA产品
3.6.2晨熙家族FPGA产品
3.6.3Arora V家族FPGA产品

第4章高云云源软件的下载、安装和设计流程
（视频讲解： 219分钟，8集）
4.1高云云源软件的下载
4.2高云云源软件的安装
4.3高云云源软件的授权
4.4仿真库的安装
4.4.1功能仿真库的安装
4.4.2时序仿真库的安装
4.5FPGA的设计流程
4.5.1建立新的设计工程
4.5.2创建新的设计文件
4.5.3查看RTL网表
4.5.4RTL的功能仿真
4.5.5设计综合
4.5.6综合后的功能仿真
4.5.7添加约束文件
4.5.8布局和布线
4.5.9布局和布线后仿真
4.5.10下载比特流
4.5.11编程内部Flash存储器

第5章Verilog HDL基础内容
（视频讲解： 672分钟，29集）
5.1Verilog HDL程序结构
5.1.1模块声明
5.1.2模块端口定义
5.1.3逻辑功能定义
5.1.4设计实例一： Verilog HDL结构框架的设计与实现
5.2Verilog HDL要素
5.2.1注释
5.2.2间隔符
5.2.3标识符
5.2.4关键字
5.2.5系统任务和函数
5.2.6编译器命令
5.2.7运算符
5.2.8数字
5.2.9字符串
5.2.10属性
5.2.11设计实例二： 有符号加法器的设计与验证
5.3Verilog HDL数据类型
5.3.1值的集合
5.3.2网络和变量
5.3.3向量
5.3.4强度
5.3.5隐含声明
5.3.6网络类型
5.3.7reg类型
5.3.8整数、实数、时间和实时时间
5.3.9数组
5.3.10参数
5.3.11Verilog HDL名字空间
5.3.12设计实例三： 可变宽度乘法器的设计和实现
5.4Verilog HDL表达式
5.4.1操作符
5.4.2操作数
5.4.3延迟表达式
5.4.4表达式的位宽
5.4.5有符号表达式
5.4.6分配和截断
5.5Verilog HDL分配
5.5.1连续分配
5.5.2过程分配
5.6Verilog HDL门级描述
5.6.1门声明
5.6.2逻辑门
5.6.3输出门
5.6.4三态门
5.6.5上拉和下拉源
5.7Verilog HDL行为建模语句
5.7.1行为模型概述
5.7.2过程语句
5.7.3过程连续分配
5.7.4条件语句
5.7.5case语句
5.7.6循环语句
5.7.7过程时序控制
5.7.8块语句
5.7.9结构化的过程
5.7.10设计实例四： 同步和异步复位D触发器的设计与实现
5.7.11设计实例五： 软件算法的硬件实现与验证
5.8Verilog HDL任务和函数
5.8.1任务和函数的区别
5.8.2任务和任务使能
5.8.3禁止命名的块和任务
5.8.4函数和函数调用
5.9Verilog HDL层次化结构
5.9.1模块例化
5.9.2覆盖模块参数值
5.9.3端口
5.9.4生成结构
5.9.5层次化的名字
5.9.6向上名字引用
5.9.7范围规则
5.9.8设计实例六： N位串行进位加法器的设计与实现
5.10系统任务和函数
5.10.1显示系统任务
5.10.2文件输入/输出系统任务和函数
5.10.3时间标度系统任务
5.10.4仿真控制任务
5.10.5随机分析任务
5.10.6仿真时间函数
5.10.7转换函数
5.10.8概率分布函数
5.10.9命令行输入
5.10.10数学函数
5.10.11设计实例七： 只读存储器初始化和读操作的实现
5.11Verilog HDL编译器命令
5.11.1`celldefine和`endcelldefine
5.11.2`default_nettype
5.11.3`define和`undef
5.11.4`ifdef、`else、`elsif、`endif和`ifndef
5.11.5`include
5.11.6`resetall
5.11.7`line
5.11.8`timescale
5.11.9`unconnected_drive和`nounconnected_drive
5.11.10`pragma
5.11.11`begin_keywords和`end_keyword

第6章基本数字逻辑单元Verilog HDL描述
（视频讲解： 198分钟，9集）
6.1组合逻辑电路的Verilog HDL描述
6.1.1编码器的Verilog HDL描述
6.1.2译码器的Verilog HDL描述
6.1.3多路选择器的Verilog HDL描述
6.1.4数字比较器的Verilog HDL描述
6.1.5总线缓冲器的Verilog HDL描述
6.1.6算术逻辑单元的Verilog HDL描述
6.2时序逻辑电路的Verilog HDL描述
6.2.1计数器的Verilog HDL描述
6.2.2移位寄存器的Verilog HDL描述
6.2.3脉冲宽度调制器的Verilog HDL描述
6.3有限状态机的Verilog HDL描述
6.3.1FSM设计原理
6.3.2FSM的应用——序列检测器的实现
6.3.3FSM的应用——交通灯的实现
6.4算法状态机Verilog HDL描述
6.4.1算法状态机原理
6.4.2ASM到Verilog HDL的转换

第7章复杂数字系统设计
（视频讲解： 230分钟，9集）
7.1设计实例一： 呼吸流水灯的设计与实现
7.1.1时钟和复位电路的原理
7.1.2创建工程并添加文件
7.2设计实例二： 可调数字钟的设计与实现
7.2.1七段数码管驱动原理
7.2.2按键驱动原理
7.2.3创建工程并添加文件
7.3设计实例三：  异步串行通信的设计与实现
7.3.1异步串行通信的原理
7.3.2蓝牙模块接口电路
7.3.3创建工程并添加文件
7.3.4蓝牙调试助手工具
7.4设计实例四： 图片动态显示的设计与实现
7.4.1显示器结构和时序
7.4.2显示器接口电路
7.4.3读取图片像素信息
7.4.4创建工程并添加文件
7.5设计实例五： 信号发生器的设计与实现
7.5.1数模转换器工作原理
7.5.2函数信号实现原理
7.5.3创建工程并添加文件