第3章逻辑门电路 数字电路中通常用“门”表示实现基本逻辑功能的电路，例如能够实现与逻辑运算的电路称为与门，能够实现或逻辑运算的电路称为或门以及能够实现非逻辑运算的电路称为非门。因此，逻辑门电路就是指能够实现基本逻辑功能的电子电路，也可简称为门电路。常用的门电路除了与门、或门和非门外，还包括与非门、或非门、与或非门、异或门及同或门等。 数字电路也称为开关电路，一切具有开关功能的器件都可以用于实现数字电路。继电器、电子管等都曾被用于实现数字逻辑电路，其缺点是电路体积巨大、稳定性差、功耗大等，因此难以实现大规模电路。随着双极型晶体管(也称半导体三极管)的发明，第一款基于双极型晶体管分立元件设计的数字逻辑门于1956年问世。1958年，Jack Kilby发明了集成电路，开创了数字集成电路的新时代。基于双极型晶体管的数字集成门电路得到了快速发展，先后出现了多个数字集成门电路系列，其中最成功的当属TTL逻辑系列。由于具有较高的集成密度，TTL系列自1962年问世后迅速占领了数字逻辑门的市场，直到20世纪80年代，该系列仍然占据数字半导体市场的最大份额。但TTL逻辑电路的缺点是功耗较大，尤其是较大的静态功耗限制了单个电路可集成的逻辑门的数量。因此，当基于MOS管的集成电路出现以后，TTL逻辑电路的霸主地位就逐渐被取代了。MOS晶体管全称为“金属氧化物半导体场效应晶体管”(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)，基于MOS晶体管设计的电路具有集成度高、抗干扰能力强 、功耗低等优点，是目前数字集成电路的主要实现方式。 门电路是构成数字系统的最基本的单元电路，因此门电路的个数反映了数字系统的规模。随着集成电路技术的发展，基于分立器件门电路实现的数字系统已经很少，绝大部分电路功能都被集成到一片或多片集成电路芯片中。通常用一个单一芯片上集成的逻辑门数量来代表集成电路的规模，含有1~10个门电路的集成电路为小规模集成电路(Small Scale Integrated circuits，SSI)； 含有10~100个门电路的集成电路为中规模集成电路(Medium Scale Integrated circuits，MSI)； 含有100~10000个门电路的集成电路为大规模集成电路(Large Scale Integrated circuits，LSI)； 含有10000个以上门电路的集成电路为超大规模集成电路(Very Large Scale Integrated circuits，VLSI)。当前数字集成电路的规模已远超10000门，可以达到数亿门，但仍然称之为超大规模集成电路。 3．1门电路的主要参数 无论是设计门电路还是使用门电路设计数字系统，都需要一些参数对门电路的性能进行评价，本节将介绍门电路的一些基本参数，这些参数可以作为门电路的性能评价指标。 3．1．1静态参数 数字电路是实现逻辑功能的电路，因此，电路中需要用相应的物理量来表示逻辑0和逻辑1。通常用电路中电平的高低来代表逻辑值。如果用高电平代表逻辑1而低电平代表逻辑0，则称为正逻辑； 反之，如果用高电平代表逻辑0而低电平代表逻辑1，则称为负逻辑。本书中如无特殊说明，均采用正逻辑。确定了逻辑0和逻辑1在电路中的表示方法之后，数字电路的功能实际上就是由输出电平与输入电平之间的关系确定。 1. 输入高电平VIH和输入低电平VIL 输入高电平VIH是对应输入逻辑1时的电平值，输入低电平VIL是对应输入逻辑0时的电平值。在数字电路中VIH和VIL通常不是一个固定的值，而是一个电平范围。例如标准TTL电路规定VIH≥2．0V，VIL≤0．8V。也就是说，在标准TTL电路中，只要输入信号的电平值不低于2．0V，该信号就代表逻辑1，同理，只要输入信号的电平值不高于0．8V，该信号就代表逻辑0。 2. 输出高电平VOH和输出低电平VOL 输出高电平VOH是电路输出逻辑1时的电平值，输出低电平VOL是电路输出逻辑0时的电平值。由于器件的离散性，VOH和VOL也不是固定的电平值，而是一个电平范围。例如在标准TTL电路中规定VOH≥2．4V，VOL≤0．4V。即电路输出逻辑1时需确保输出信号的电平值不低于2．4V，而输出逻辑0时需确保输出信号的电平值不高于0．4V。 3. 噪声容限 将门电路级联构成复杂电路时，前一级门电路的输出信号将成为后一级门电路的输入信号，图3.1(a)所示为两个反相器级联的例子。反相器G1的输出信号为VO1，反相器G2的输入信号为VI2，由于电路中不可避免地会存在噪声干扰，因此VI2与VO1之间允许有一定的偏差，门电路级联时所能允许的最大噪声干扰用噪声容限(Noise Margin，NM)来度量。如图3.1(b)所示，若VO1输出为高电平，则其最小值为VOH(min)，为保证反相器G2可以正常工作，需满足VI2≥VIH(min)，因此该信号上可允许的最大噪声为 VNH=VOH(min)-VIH(min)(3．1) VNH称为高电平噪声容限。同理，当VO1为低电平时，其最大值为VOL(max)，而VI2需满足VI2≤VIL(max)，因此该信号上可允许的最大噪声为 VNL=VIL(max)-VOL(max)(3．2) VNL称为低电平噪声容限。 4. 电压传输特性 电压传输特性曲线(Voltage Transfer Curve，VTC)是描述门电路输出电压随输入电压变化的曲线。图3.2所示为某反相器的电压传输特性曲线，图中可以看出整个曲线包括两个稳定状态区和一个过渡区。从两个稳定状态区可以很容易得出电路的输出高电平VOH和输出低电平VOL。当输入电压位于VIL(max)和VIH(min)之间时，电路处于过渡区，此时无法确定输出电压为高电平还是低电平。因此，设计门电路时应当尽量减小过渡区的范围。过渡区的中点对应的输入电压定义为门电路的阈值电压(VTH)。 图3.1两个反相器级联 图3.2反相器的电压传输特性曲线 5. 静态输入特性和输出特性 静态输出特性指电路的输入和输出均稳定不变时输出端的特性，反映了该电路的驱动能力，主要包括输出电流和输出电阻。其中，输出电流是指输出端在保证输出电平正确的情况下可以承载的最大电流，输出电流越大，则该门电路的驱动能力越强； 输出电阻是从电路输出端看进去时电路的等效电阻值，其数值等于输出电压除以输出电流，输出电阻越小，则该门电路的驱动能力越强。 静态输入特性指电路的输入和输出均稳定不变时输入端的特性，反映了该电路作为负载时的特性，主要包括输入电流和静态输入电阻。其中，静态输入电流是指流入输入端的电流，该电流越大，表明该电路作为负载时需要其驱动端提供的电流越大； 输入电阻指的是从电路输入端看进去时电路的等效电阻值，其数值等于输入电压除以输入电流，显然，当输入电压一定时，输入电阻越小，表明其输入电流越大，则该门电路作为负载时需要其驱动端具有更强的驱动能力。 6. 扇出系数 门电路的驱动能力还可以用扇出系数来表示，其定义为一个门电路可以驱动同类门电路的个数。电路的扇出系数越大，说明该电路的带负载能力越强。 3．1．2动态参数 1. 传播延迟 图3.3传播延迟的定义 一个门电路的传播延迟tP反映了该门电路对输入信号变化的响应速度，是指某一个信号的变化通过该门电路所需要的时间。传播延迟的定义是从输入信号变化达到信号幅度的50%开始到相应的输出信号变化达到信号幅度的50%为止所需的时间，如图3.3所示。由于门电路对于输入信号的上升沿和下降沿的响应时间是不同的，因此，需要分别定义两种情况下的传播延迟。定义tPHL为输出信号由高电平变为低电平时的传播延迟，tPLH为输出信号由低电平变为高电平时的传播延迟。通常用平均传播延迟tP来描述电路的响应速度，tP为tPHL和tPLH的平均值，即 tP=tPHL+tPLH2(3．3) 2. 功耗 功耗决定了电路工作时的耗电量及散热量。随着电路规模的日益增大，功耗成为衡量集成电路性能的重要参数之一。尤其是在电池供电的小型化系统中，功耗的大小决定了电池使用时间以及电路冷却模式。电路功耗包括静态功耗和动态功耗： 静态功耗是电路保持稳定状态，即所有信号均不发生翻转时的功耗； 而动态功耗是由于电路翻转引起的能量消耗。 3．2二极管门电路 3．2．1二极管的开关作用 如图3.4(a)所示，二极管有A和K两个电极，当在两个电极之间加电压V时，二极管 图3.4二极管的伏安特性曲线 内将有电流I通过。图3.4(b)所示为二极管的伏安特性曲线。当二极管两端加反向电压时，流过二极管的电流非常小，可以忽略不计； 当二极管两端加正向电压时，随着电压的升高，流过二极管的电流逐渐增大，当正向电压达到二极管的导通阈值电压VT后，流过二极管的电流快速增大，即二极管的电阻快速降低，使二极管两端电压被钳位在VT附近(理想情况下)。因此，二极管可以看做一个由电压控制的开关，在数字电路的分析和设计过程中，当电压大于VT时认为二极管导通，且导通后二极管两端电压降近似为VT,电压小于VT时二极管截止。不同类型的二极管VT值也不同，硅二极管的VT约为0．5~0．7V，锗二极管的VT约为0．1~0．3V。 3．2．2二极管与门 图3.5为由二极管和电阻构成的二输入与门。输入变量为A和B，输出变量为Y。设VCC=5V，输入高电平VIH=3V，输入低电平VIL=0，输出高电平VOH≥2．4V，输出低电平VOL≤0．4V，二极管的导通电压VT=0．3V。电路的功能分析如下： 当A、B两输入端均为高电平时，由于VCC与输入端A、B的电压差均为2V，因此二极管D1和D2都导通，VY=3+0．3=3．3V，输出为高电平； 图3.5二极管与门 当A或B有一个输入端为低电平时，例如A输入低电平而B输入高电平，则二极管D1导通，将输出端电平钳位在0．3V，此时二极管D2截止，输出为低电平； 当输入端A和B都为低电平时，二极管D1和D2都导通，输出端电平被钳位在0．3V，输出为低电平。 根据以上分析可得该电路输出真值表如表3.1所示。由真值表很容易得出该电路的功能为与门。但由于二极管导通压降的存在，该电路的输出高电平为3．3V，而输出低电平为0．3V，与输入高电平和输入低电平相差一个二极管导通电压。如果将两级二极管与门级联，则第二级与门将无法产生正确的输出低电平。因此，二极管电路通常仅作为集成电路内部的逻辑单元，无法作为独立器件使用。 表3.1二极管与门的真值表 ABY HHH HLL LHL LLL 注： H表示高电平； L表示低电平 3．2．3二极管或门 图3.6二极管或门 图3.6为由二极管和电阻构成的二输入或门。输入变量为A和B，输出变量为Y。假设电路参数及输入电平和输出电平的设定均与3．2．2小节相同，则该电路的功能分析如下： 当A、B两输入端均为低电平时，二极管D1和D2都截止，VY=0V，输出为低电平； 当A或B有一个输入端为高电平时，例如A输入高电平而B输入低电平，则二极管D1导通，输出端电平为2．7V，此时二极管D2截止，输出为高电平； 当输入端A和B都为高电平时，二极管D1和D2都导通，输出端电平为2．7V，输出为高电平。 该电路的真值表如表3.2所示，可知该电路为二极管或门，与二极管与门类似，二极管或门也存在输出电平的偏移问题。 表3.2二极管或门的真值表 ABY LLL HLH LHH HHH 注： H表示高电平； L表示低电平 3．3TTL门电路 3．3．1三极管的开关特性 图3.7三极管开关电路 三极管有NPN和PNP两种类型，本节以NPN三极管的共发射极电路来分析三极管的开关特性，如图3.7所示。 1. 截止状态 当输入电压VI<0时，三极管的发射结反偏，IB只有很小的反向电流，集电极电流IC也很小，此时三极管处于截止状态，集电极和发射极之间阻抗很大。由于发射结导通阈值电压VT的存在，可以认为只要VI小于VT，三极管就处于截止状态。 三级管处于截止状态时，集电极和发射极之间的阻抗非常大，集电极电流非常小，可以认为IC≈0，因此电阻RC上压降可近似为0，集电极与发射极之间电压VCE近似为VCC。 2. 放大状态 当VI逐渐升高时，三极管的发射结电压随之升高。当VI大于VT时，发射结导通，基极与发射极之间有电流IB流过，同时集电极也有电流IC流过，三极管进入放大状态，此时集电结仍处于反偏状态，IC与IB成线性关系，如式(3．4)所示： IC=βIB (3．4) 式中β为三极管的放大倍数，此时VCE可由式(3．5)表示 VCE=VCC-ICRC(3．5) 3. 饱和状态 三极管进入放大状态后，进一步增加IB将使IC增大，从而增大电阻RC上的电压降，降低集电极电压VO。当VO降低到足够低时，集电结也正向导通，三极管进入饱和状态。此时VCE= VCE(sat)，其中VCE(sat)为三极管饱和导通时集电极与发射极之间的电压降，该值很小，可以认为VCE(sat)≈0，集电极与发射极导通。 由以上分析可知，三极管可以看作一个由基极电流IB控制的开关： 当VIVT时开关闭合，导通电阻Ron随VGS的增大而减小。改变MOS管的沟道尺寸也可以改变导通电阻，MOS管的沟道尺寸通常由宽长比(W/L)表示，增大MOS管的宽长比可以减小导通电阻。 PMOS管的工作原理及分析方法与NMOS管相似，只是电压极性与NMOS管相反。因此，其阈值电压VTP<0，当栅极与源极之间的电压VGSPVTN，因此NMOS管处于导通状态； PMOS管的栅源电压VGSP=0>VTP，因此PMOS管截止，此时电路的等效开关模型如图3.31(a)所示，输出端Y通过NMOS管的导通电阻与地相连，由于电源和地之间没有电流通路，导通电阻上没有电压降，因此输出电压VY=0。 当输入端电压VA=0时，NMOS管的栅源电压VGSN=0VTN+|VTP|，则曲线可以分为三段。 AB段： VA12VDD时，NMOS管的导通电阻小于PMOS管的导通电阻，输出电压接近于地。当VA=12VDD时，PMOS晶体管和NMOS晶体管的电阻相同，此时输出电压为12VDD。可见，CMOS反相器的阈值电压VTH=12VDD。 CD段： VA>VDD-|VTP|,PMOS管截止，NMOS管导通，输出电压为0V。 2. CMOS反相器的其他静态特性 (1) CMOS反相器的输出高电平约为VDD，输出低电平约为0，也就是说CMOS反相器的电压输出摆幅等于电源电压。 (2) 从电压传输特性曲线可以看出，CMOS反相器的稳态区比较宽，而转折区比较窄，因此具有较大的噪声容限。一般定义输入高电平VIH>0．7VDD，输入低电平VIL<0．3VDD，因此CMOS反相器的高电平噪声容限和低电平噪声容限均为0．3VDD，电源电压越高，噪声容限越大。 (3) CMOS反相器的输入端与MOS管的栅极相连，因此稳态时电路无输入电流，输入电阻无穷大。这使得输入端抵抗噪声干扰的能力比较差，所以CMOS电路使用时输入端不可以悬空。 (4) 稳态时，无论输出为高电平还是低电平，输出端和电源或地之间总有一个低电阻的通路，因此电路的输出电阻很低，具有较强的噪声干扰抵抗能力。 (5) CMOS反相器处于稳定状态时，PMOS管和NMOS管总有一个处于截止状态，且截止状态的电阻非常高，因此电源和地之间的静态电流极小，相应地，CMOS反相器的静态功耗也非常小。 (6) 由于CMOS反相器的输入电阻很大，而输出电阻很小，CMOS门电路作为负载时稳态输入电流近似为0，因此从电流负载能力角度考虑，CMOS反相器可以驱动无穷多个CMOS门电路，即CMOS反相器的扇出系数无穷大。但实际上负载门电路的增加会对电路的动态特性造成影响，将在3.4.4小节对其进行分析。 3．4．4CMOS反相器的动态特性 1. 传播延迟 CMOS电路中存在大量的寄生电容，如图3.33(a)所示，当反相器G2作为G1的负载时，门G1输出端的负载电容包括三部分，第一部分是门G1自身的输出端等效电容，主要包括PMOS管和NMOS管的漏极寄生电容； 第二部分是门G2的栅极寄生电容； 第三部分是连线的寄生电容。可以将这三部分电容统一用等效负载电容CL表示，如图3.33(b)所示。 CMOS反相器输出端电平翻转的过程主要是对负载电容CL充放电的过程。因此，当输入信号发生跳变时，CMOS反相器的传播延迟就是将电容两端电压充电(或放电)到12VDD的所需的时间。充电和放电过程的等效电路分别如图3.34(a)和(b)所示。求解电路可得反相器的传播延迟为 图3.33CMOS反相器等效负载电容 图3.34负载电容充放电等效电路 tPLH=RonPCLlnVCL(∞)-VCL(0)VCL(∞)-12VDD=RonPCLlnVDD-0VDD-12VDD=ln2RonPCL(3．22) tPHL=RonNCLlnVCL(∞)-VCL(0)VCL(∞)-12VDD=RonNCLln0-VDD0-12VDD=ln2RonNCL(3．23) 可见CMOS反相器的传播延迟取决于晶体管的导通电阻和负载电容的大小。同理，输出信号的上升时间和下降时间也取决于晶体管导通电阻和负载电容的大小。因此，CMOS电路中为了降低传播延迟和信号的翻转时间，需要降低晶体管的导通电阻和负载电路的电容。 晶体管的导通电阻取决于晶体管的栅源电压和尺寸(沟道的宽长比)。在CMOS电路中，输入信号的高电平和低电平分别是电源电压和地，因此静态情况下栅源电压的绝对值通常等于VDD。也就是说，CMOS电路中增大VDD可以降低晶体管的导通电阻，从而降低传播延迟时间。增大晶体管的尺寸可以降低导通电阻，但也同时增加了栅极电容，在降低本级门电路传播延迟的同时也会增大前一级电路的负载电容，因此晶体管的尺寸需要进行综合考虑优化。另外，增大负载门电路的个数也会使负载电容增加，因此，为了确保门电路的传播延迟和信号翻转时间不会过大，CMOS门电路的扇出系数也有一定的限制。 由式(3．22)和式(3．23)可知，输出信号上升和下降时的传播延迟分别取决于PMOS管导通电阻和NMOS管的导通电阻。NMOS管中的导电载流子是电子而PMOS管中的导电载流子是空穴，由于电子的迁移率是空穴迁移率的2~3倍，因此相同尺寸下NMOS管中的电流大小是PMOS管的2~3倍，即PMOS管的导通电阻是NMOS管的2~3倍。为了平衡CMOS反相器的传播延迟，并使输出信号的上升时间和下降时间基本相同，需要使PMOS管的尺寸为NMOS管尺寸的2~3倍，从而保证NMOS管和PMOS管的导通电阻基本相同。3．4．3小节中分析阈值电压VTH=12VDD也是基于NMOS管和PMOS管的导通电阻相同的情况，如果改变晶体管的尺寸，则导通电阻随之改变，阈值电压也会相应地发生变化。 2. 动态功耗 CMOS反相器的动态功耗主要包括两部分： 一是输出信号翻转过程中对负载电容的充放电所产生的功耗PC； 二是电路翻转过程中由于NMOS管和PMOS管同时导通而产生的功耗PT。 设反相器输入信号是周期为T的矩形波，则每个周期反相器的输出将经历一次上升和下降的变化。输出信号上升的过程对CL充电，其输出电平由0上升至VDD； 输出信号下降的过程对CL放电，其输出电平由VDD下降至0。因此，输入信号变化的一个周期内对电容CL充放电产生的平均功耗为 PC=1T∫T20iNVYdt+∫TT2iP(VDD-VY)dt(3．24) 式中，iN为放电时流过NMOS管的电流 iN=-CLdVYdt(3．25) iP为充电时流过PMOS管的电流 iP=CLdVYdt(3．26) 将式(3．25)和式(3．26)代入式（3．24）可求得 PC=CLV2DDT=CLfV2DD(3．27) 式中，f=1T，为输入信号变化频率。可见，给负载电容充放电而产生的功耗与信号翻转的频率和电源电压的平方成正比。 PT是翻转过程中由于NMOS管和PMOS管同时导通，电流流过NMOS管和PMOS管而产生的功耗，不难分析，VDD增大时，每次翻转产生的功耗也会随之增大，同时，PT也与信号的频率f成正比。 由以上分析知，动态功耗PC和PT都与电源电压和信号频率有关。增加电源电压可以有效减小门电路的传播延迟，但却会增大电路的功耗。因此电源电压的选择要根据电路的需求综合考虑。当前数字集成电路设计中低功耗是很重要的设计指标，因此目前普遍采用低电源电压的方式以达到低功耗的要求。 3．4．5其他逻辑的CMOS门电路 1. CMOS门电路的结构 图3.35CMOS门结构图 CMOS门电路由上拉网络和下拉网络构成，如图3.35所示。CMOS门电路的结构有以下特点： (1) 上拉网络由PMOS管组成，下拉网络由NMOS管组成。 (2) 所有输入信号同时分配到上拉网络和下拉网络，输入信号均接到MOS管的栅极。 (3) 上拉网络导通时，输出端通过低电阻网络接至电源，输出高电平； 下拉网络导通时，输出端通过低电阻网络接地，输出低电平。在任何输入组合下，上拉网络和下拉网络有且只有一个导通。 (4) 下拉网络中NMOS管串联代表对应的输入信号进行“与”运算，NMOS管并联代表对应的输入信号进行“或”运算。上拉网络是下拉网络的对偶网络，即下拉网络中串联的晶体管对应于上拉网络中并联的晶体管，反之亦然。 (5) 该结构实现的CMOS门电路只能输出反相信号，也就是说只能实现与非、或非、与或非等功能，无法直接实现与门、或门等。 (6) 实现一个N输入的门电路需要2N个MOS管，包括N个NMOS管和N个PMOS管。 图3.36二输入CMOS 与非门 2. CMOS与非门 二输入CMOS与非门的电路结构如图3.36所示。其上拉网络由两个PMOS管并联构成，下拉网络由两个NMOS管串联构成，输入信号A和B同时接入上拉网络和下拉网络。由于下拉网络中两个NMOS晶体管是串联结构，因此下拉网络中A和B进行逻辑“与”运算，而整个电路输出反相信号，所以该电路的功能为Y=AB。 下面具体分析该电路的工作原理。当A和B均为低电平时，下拉网络中的两个晶体管均截止，而上拉网络中的两个晶体管均导通，因此输出信号Y为高电平。当A和B中有一个信号为高电平而另一个为低电平时，下拉网络中的两个晶体管必然有一个导通而另一个截止，导致整个下拉网络截止，而上拉网络中有一个晶体管导通，将输出端连接至VDD，从而输出高电平。当A和B均为高电平时，下拉网络中的两个晶体管均导通，而上拉网络中的两个晶体管均截止，输出端通过下拉网络接地，输出低电平。 3. CMOS或非门 二输入CMOS或非门的电路结构如图3.37所示。其上拉网络由两个PMOS管串联构成，下拉网络由两个NMOS管并联构成，输入信号A和B同时接入上拉网络和下拉网络。由于下拉网络中两个NMOS管是并联结构，因此下拉网络中A和B进行逻辑“或”运算，而整个电路输出反相信号，所以该电路的功能为Y=A+B。 对于该电路工作原理的具体分析与二输入与非门类似，在此不再赘述，读者可自行分析。 4. 其他功能的CMOS门电路 根据CMOS门电路的构造规则，很容易分析或构造其他功能的CMOS门电路。 【例3．1】试分析图3.38所示门电路的功能。 图3.37二输入CMOS或非门 图3.38例3．1电路图 解： 由图可知，该电路有三个输入端A、B和C，分别接上拉网络和下拉网络。下拉网络中A和B对应的晶体管是并联结构，然后再与C对应的晶体管形成串联结构。上拉网络中则正好相反，A和B对应的晶体管串联后再与C对应的晶体管并联。因此，根据晶体管的连接结构可知该电路的逻辑功能为 Y=(A+B)·C 【例3．2】设计一个与或非门电路，实现功能Y=AB+CD。 解： 设计时只需要先设计下拉网络，然后根据对偶原则生成上拉网络即可。根据逻辑功能可知，下拉网络中包括两个子网，A和B对应的晶体管串联形成子网1，C和D对应的晶体管串联形成子网2，然后将子网1和子网2并联就构成了下拉网络。因此该与或非门电路的结构如图3.39所示。 5. CMOS门电路中晶体管的尺寸 由3．4．5小节分析可知，为了使反相器具有对称的信号转换时间和传播延迟，需要增大PMOS管的尺寸，使PMOS管的导通电阻与NMOS管的导通电阻相等。假设电子的迁移率是空穴的3倍，且NMOS管的尺寸为单位1，则反相器中PMOS管的尺寸应该为3，如图3.40(a)所示。 对于其他功能的门电路，也需要尽量平衡输出信号的传播延迟和转换时间，因此，设计门电路时也需要充分考虑输出高电平和低电平时的输出电阻。最简单的方法是以反相器作为参考，让门电路的高电平输出电阻和低电平输出电阻均与反相器相同。然而，对于CMOS门电路来说，不同的输入组合对应不同的输出电阻，因此，门电路设计的原则是在最悲观情况下的输出电阻与参考反相器相同。 二输入与非门的下拉网络由两个串联NMOS管组成，只有当两个NMOS管都导通时下拉网络才导通，因此下拉网络的电阻是两个NMOS管导通电阻之和。为了保证下拉网络的导通电阻与反相器相同，需要将每个NMOS管的导通电阻降低至原来的1/2，也就是需要将两个NMOS管的尺寸都变成原来的2倍。上拉网络由两个PMOS管并联构成，最悲观情况是只有一个晶体管导通，为了保证与反相器的上拉导通电阻相同，两个PMOS管的尺寸均应和反相器相同。二输入与非门电路的晶体管尺寸如图3.40(b)所示。 同理，对于二输入或非门，由于上拉网络由两个PMOS管串联而成，因此每个PMOS管的尺寸应该是反相器的2倍，而下拉网络由两个NMOS管并联构成，因此下拉网络的晶体管尺寸应和反相器相同。二输入或非门电路的晶体管尺寸如图3.40(c)所示。 可见，虽然二输入与非门和或非门都是由4个晶体管构成，但二输入或非门的面积比与非门的面积大很多。这是由于在或非门中是PMOS管串联，而与非门中是NMOS管串联。PMOS管的串联需要更大的面积来实现低电阻，因此CMOS电路中应尽量避免PMOS管的串联。 图3.39与或非门电路 图3.40CMOS门电路中晶体管的尺寸 3．4．6其他类型的CMOS门电路 1. 漏极开路输出门电路(OD门) 与TTL电路的OC门相似，CMOS电路中有漏极开路输出(OpenDrain Output, OD)的门电路，简称OD门。漏极开路输出的与非门电路结构及符号如图3.41所示，电路的输出级是一个漏极开路的NMOS管。 与OC门类似，漏极开路输出门电路的主要功能也是实现线与或者电平转换。 图3.41漏极开路输出的与非门 同样，OD门电路应用时负载电阻的选择也很重要。电阻的计算方法与OC门类似，此处不再赘述。 图3.42传输门电路 2. CMOS传输门 普通CMOS门电路的输入信号只能由晶体管的栅极接入，因此需要的晶体管数量比较多，传输门(Transmission Gate，TG)电路的设计思路是信号既可以从栅极输入，也可以从源极或漏极输入，从而可以减少门电路中的晶体管数量。传输门电路的结构如图3.42(a)所示，为了更加清晰地展示电路的结构，此处采用简单的逻辑符号，默认衬底已经接到了正确的电位。图3.42(b)为传输门电路的逻辑符号。 传输门电路中的NMOS管和PMOS管分别由C和控制，当C=0时，=1，所以NMOS管和PMOS管均截止，将A和B断开； 当C=1时，=0，NMOS管和PMOS管均导通，使B=A。因此，可以将传输门电路看作是一个由信号C控制的开关，当C=1时，开关导通，当C=0时，开关断开。 CMOS传输门利用了NMOS管和PMOS管的互补特性，使该电路无论传输高电平还是低电平都具有良好的特性。假如只有NMOS管，设A端接VDD，当C为高电平时，A端的高电平将传输到B端，使B端也变成高电平。由NMOS管的导通特性可知，B端电压只能升高至VDD-VTN，此后NMOS管将截止，无法使B端电压继续升高。同理，当A端电压为0时，只通过P管也只能将B端电压降至|VTp|而无法降低至0。 利用CMOS传输门可以很方便地实现复杂的逻辑电路，如异或门、数据选择器以及触发器等。一个典型的例子是利用CMOS传输门实现异或逻辑，如图343所示。其工作原理分析如下： 当A=1时，传输门TG1断开，TG2导通，因此Y=； 当A=0时，传输门TG1导通，TG2断开，因此Y=B。 由此可得： Y=A+B=AB。 3. 三态输出的CMOS门电路 CMOS电路中也有具有三态输出的门电路，图3.44所示为CMOS三态反相器的结构，与普通反相器相比，该电路增加了一个使能信号EN，当EN为高电平时，晶体管TN和TP都导通，此时电路实现反相器的功能。当EN为低电平时，TN和TP都截止，电路的上拉网络和下拉网络均断开，输出端处于高阻状态。 图3.43用传输门构成的异或门 图3.44CMOS三态反相器 3．4．7CMOS集成门电路系列 CMOS集成门电路自20世纪60年代问世以来经历了多个系列的改进，最初的CMOS产品称为4000系列，后来陆续出现了高速CMOS系列(74HC/HCT)、先进CMOS系列(74AC/ACT)、低压CMOS系列(74LVC/ALVC)等，用户需要根据各系列的参数确定所需的器件。 3．5TTL与CMOS电路的级联 由以上分析可知，TTL电路和CMOS电路的输入和输出信号具有不同的特点，在实际电路中，经常会遇到同时使用TTL电路和CMOS电路的情况，即TTL电路和CMOS电路级联的情况。无论是由TTL电路驱动CMOS电路，还是由CMOS电路驱动TTL电路，作为驱动级的电路必须能为负载电路提供合乎标准的高电平和低电平信号以及带负载电流的能力。 3．5．1TTL电路驱动CMOS电路 由于CMOS电路的输入电流很小，因此TTL电路驱动CMOS电路时很容易满足驱动电流的要求。但标准TTL电路的输出高电平VOH≥2．4V，输出低电平VOL≤0．4V，而CMOS电路的输入电平与电源电压相关，若VDD为5V，则输入高电平VIH≥3．5V，输入低电平VIL≤1．5V。可见，TTL输出的高电平无法满足CMOS电路的输入要求。可以通过以下方式提高TTL电路的输出高电平： (1) 在TTL电路的输出端外接一个上拉电阻，使TTL电平的输出高电平接近于VDD； (2) 选用电平转换器将TTL电平转化为CMOS电平； (3) 采用TTL的OC门实现电平转换。 3．5．2CMOS电路驱动TTL电路 由于CMOS电路的输出高电平约为VDD，输出低电平约为0，因此很容易满足TTL电路的输入电平需求。由CMOS电路驱动TTL电路时只需要考虑CMOS电路的输出电流是否满足TTL电路输入电流的需求。通常选用输出电流较大的CMOS器件就可以直接驱动TTL电路。另外也可以选择CMOS缓冲器来增加CMOS电路的电流驱动能力。 本章小结 门电路是数字电路的基本逻辑单元，本章重点介绍了TTL和CMOS两种门电路的结构和工作原理。同时介绍了一些评价门电路性能的重要参数，包括输入电平、输出电平、噪声容限、输入特性、输出特性、传播延迟以及功耗等。目前CMOS电路已经成为数字电路设计的主流，如果需要同时使用CMOS门电路和TTL门电路，需要特别注意电路之间相互级联的问题。 本章习题 31由TI公司的数据手册知，反相器SN5404的参数为： VIH(min)=2V，VIL(max)=0．8V，VOH(min)=2．4V，VOL(max)=0．4V。试求该反相器的高电平噪声容限VNH和低电平噪声容限VNL。 32由TI公司的数据手册知，反相器SN5404的参数为： |IOH|≤0．4mA，|IOL|≤16mA，|IIH|≤40μA，|IIL|≤1．6mA。求该反相器可以驱动同类门电路的个数。 33有两个相同型号的TTL与非门，对它们进行测试的结果如下： (1) 甲的VIH(min)为1．4V，乙的VIH(min)为1．5V； (2) 甲的VIL(max)为1．0V，乙的VIL(max)为0．9V。 试问在输入相同的高电平时，甲和乙哪个电路的抗干扰能力强？在输入相同的低电平时，甲和乙哪个电路的抗干扰能力强？ 34在本章学习的门电路类型中，哪些类型的电路可以将输出端接在一起实现“线与”功能？ 35试分别指出TTL反相器的下列接法会造成什么后果，并说明原因。 (1) 输出端直接接地； (2) 输出端接+5V电源； (3) 两个反相器的输出端短接。 36试分析图题36所示各电路输出的逻辑值，设图中的逻辑门均为TTL门电路。 图题36 37若将图题36中的所有逻辑门均替换为CMOS电路，试分析各电路输出的逻辑值。 38TTL和CMOS门电路的输入端是否可以悬空？如果可以，说明悬空时的电路输入状态； 如果不可以，请分析原因。 39试说明OD门的输出结构，列举OD门的特点和用途。 310图题310所示电路中，G1、G2和G3是三个相同的OC门，负载电路G4、G5和G6均为TTL门电路。根据手册，OC门输出高电平时的最大漏电流ICEO=100μA，输出低电平时的最大电流IOL(max)=8mA，输出低电平的最大值VOL(max)=0．4V，输出高电平的最小值VOH(min)=2．4V。负载门电路输入高电平时每个管脚的最大输入电流|IOH(max)|=20μA，输入低电平时每个管脚的最大输入电流|IOL(max)|=1mA。电源电压VCC=5V。为保证Y端可以得到正确的电平值，试计算电阻RL的取值范围。 311分析图题311所示CMOS电路的逻辑功能，写出逻辑表达式。 图题310 图题311 312设计一个CMOS门电路实现如下功能： Y=A+B·C。 313试写出图题313所示电路的输出Y的表达式，图中的门电路均为TTL门电路。 图题313 314TTL与非门输出端若接CMOS与非门负载，需要注意什么？反之，CMOS与非门若接TTL与非门负载时，又需要注意什么?