第1章 CHAPTER 1 数字电子电路简介 本章目标  介绍双极型数字逻辑的概念  研究理想和非理想反相器的电压传输特性  定义逻辑门输入输出的逻辑值和逻辑状态  逻辑门设计的目标  理解噪声抑制和噪声容限的概念； 举例说明噪声容限的计算  介绍逻辑门的动态行为参数，如上升时间、下降时间、传播延迟和功耗延迟积  复习布尔代数和非门、或门、与门、或非门、与非门  学习基本的逆变器设计； 理解用晶体管代替电阻使用的原因  探索逆变器的简单晶体管实现  探索采用单晶体管类型的MOS逻辑门——NMOS或PMOS晶体管(称为单通道技术)的设计  理解饱和负载、线性负载、耗尽模式负载电路之间的设计和性能差异  学会设计多输入与非门和或非门  学会设计复杂逻辑门，包括积之和的表示方法  开发用于计算各种单通道逻辑系列的上升时间、下降时间和传播延迟的表达和近似技术 微处理器和微控制器在消费者和工业产品中的普遍使用，使得数字电子产品对人类的生活产生深远的影响。微处理器芯片构成个人计算机和工作站的核心，数字信号处理是现代远程通信的基础。从音乐播放器到冰箱，从洗衣机到真空吸尘器，各种各样的微控制器随处可见。现今的豪华汽车中，一般有超过50个微处理器协同工作来控制车辆。事实上，预计在不久的将来，豪华车的总成本中将有40%~50%来自于电子产品。 迄今为止，互补MOS(CMOS)技术一直占领着数字电子市场。但如前几章所述，最初成功应用的生产工艺是为双极型晶体管开发的，并且第一个集成电路也是利用双极型晶体管制造而成的。电路设计者们早期开发的双极型电路系列称为电阻晶体管逻辑(RTL)和二极管晶体管逻辑(DTL)，现在它们又推动了数字电路应用的飞速发展。双极型电路系列随后被晶体管晶体管逻辑(TTL)和发射极耦合逻辑(ECL)所取代。TTL和ECL很容易互连形成数字系统，且具有较高的可靠性和性能，因此现在依然得到使用。 人们花费了将近10年的时间，才开发出可行的MOS生产工艺。第一个高密度MOS集成电路出现于1970年左右，它利用的是PMOS技术。Ted Hoff推动了微处理器里程碑式的发展，他曾说服Intel公司开发了包含大约2300个晶体管的4位4004微处理器芯片，该芯片于1971年推出［1］。全世界的研发实验室都开始对单芯片处理器进行研究，并很快取得了进展。在随后的40年里，人们继续开发高度复杂的微处理器芯片。作者写这版书时，单个芯片集成超过10亿个晶体管的芯片已经研制成功。ITRS项目预测到2020年将诞生由超过100亿个晶体管构成的微处理器。 20世纪70年代中期，性能更高的NMOS技术迅速取代了PMOS，Intel 8080、8085和8086均采用NMOS逻辑。日立公司的Toshiaki Masuhars博士在NMOS电路中引进耗尽模型负载器件，使得电路性能获得了显著提升，最终这一成果得到公众的正式认可，其本人也因这一成果而获得1990年的IEEE固态电路奖。 但到了20世纪80年代中期，与NMOS微处理器相关的功耗达到了无法控制的水平，业界几乎每天都在向CMOS技术过渡。从那时起，CMOS一直是主流技术。第2章专门介绍CMOS逻辑电路设计。 本章研究数字逻辑电路，首先介绍与数字电路有关的重要概念和定义，然后详细讲解仅使用单晶体管类型(NMOS或PMOS)构建的MOS逻辑电路的设计，称为“单通道技术”。伪NMOS逻辑利用PMOS做负载管，发展到现在使用NMOS管和PMOS管实现CMOS逻辑。第3章介绍MOS存储器及其电路，第4章介绍双极型逻辑电路。 本章介绍数字电子逻辑门的要求和基本特性，然后研究用MOS技术实现逻辑门的具体方法。首先介绍反相器的特性，定义与二进制有关的重要逻辑值，介绍电压传输特性和噪声容限的概念； 然后介绍门的瞬态行为和时间延迟； 接下来简单介绍用于描述和分析逻辑功能的布尔代数； 最后详细讲解带有各种负载元件的NMOS反相器，包括静态设计和时域行为。在集成电路中，晶体管代替电阻作负载，可以实现电路尺寸小型化。设计与非门、或非门及更复杂的门电路的基础都是反相器。 Intel创立者Andy Grove、Robert Noyce 和Gordon Moore，其三人的下面是用红色 涂料绘制的8080微处理器掩模板(图片由 Intel公司提供) Intel酷睿i7处理器Nehalem芯片 1.1理想逻辑门 本章从理想逻辑反相器的特性开始展开逻辑门的讨论。尽管现实中无法达到理想状态，但是这些概念定义是学习第1章和第4章中实际MOS和双极型逻辑电路实现的基础。 本书只考虑二进制逻辑，即工作中只有两个分立的状态。另外，习惯上一般使用正逻辑，即高电平对应逻辑1，低电平对应逻辑0。 图1.1给出了理想反相器的逻辑符号和电压传输特性(Voltage Transfer Characteristic，VTC)。在绝大多数逻辑图中并不包括正负电源，图1.1中正负电源分别用V+和V-表示。当输入电压vI低于参考电压(Reference Voltage)VREF时，输出vO将为高电平,等于栅极输出电压VH。随着输入电压的不断增加，当输入电压超过VREF时，输出电压将突然跳变到低电平，等于栅极输出电压VL。相应的输出电压VH和VL通常介于电压V+和V-之间，但可能并不等于二者中的任何一个。对于一个等于V+或V-的输入电压，其输出不一定达到V+或V-，实际的结果取决于各自的逻辑系列类型，而参考电压VREF取决于逻辑门的内部电路。 图1.1 在绝大多数数字电路设计中，电源的电压受工艺限制，或由系统级电源供应标准预先设定。例如，多年来，V+=5.0V(V-=0)就是逻辑门的标准电源电压。然而，由于先进工艺在功耗、热量转移及击穿电压方面的制约，如今许多集成电路的供电电压是1.8~3.3V，许多低功率系统的设计必须采用1.0~1.5V的低电压供电。 1.2逻辑电平和噪声容限 现在，让我们来看一下图1.2中反相器的电子应用。从概念上讲，基础的反相器电路包括一个负载电阻和一个由输入电压vI控制的开关，如图1.2(b)所示。当开关闭合时，开关迫使vO变化到VL； 当开关开启时，电阻使得输出电压为VH。如图1.2(b)所示，VL=0V，VH=V+。 图1.2 电压控制开关可由图1.2(c)所示的NMOS管或图1.2(d)所示的双极型晶体管实现。晶体管MS和QS在两个状态间转换，即不导电或“截止”状态和导电或“导通”状态。当晶体管开关MS或QS截止时，负载电阻R设置输出电压为VH=V+。如果输入电压超过MS的阈值电压或QS的基极发射结的开启电压，则晶体管中的传导电流使得输出电压降到VL。当晶体管被当作开关时，如图1.2(c)和(d)所示，VL≠0V。有关这些电路的设计将在本章后续部分和第4章中进行详细讨论。 在实际反相器电路中，VH和VL之间的转换并不会像图1.1中所示的那样突然发生，而是渐进的，图1.3(a)所示的曲线更符合实际的传输特性曲线。一个单一的、定义明确的VREF值实际并不存在，反而其他几个输入电压的电平更为重要。 当输入电压vI小于输入低逻辑电平(input lowlogiclevel)VIL时，输出被定义为高输出或1状态。随着输入电压的增加，输出电压vO下降，直至达到低输出或0状态，而vI超过输入高逻辑电平(input highlogiclevel)VIH。输入电压VIL和VIH是电压传输特性曲线上斜率等于-1的点处对应的电压。低于VIH的电压在逻辑门输入端一定是逻辑0状态，高于VIH的电压在输入端一定是逻辑1状态。对应于VIL和VIH之间区域的电压代表无效逻辑输入电平，并产生没有确定逻辑值的输出电压。在这两点之间的高负斜率转变区 这一区域对应的是电压增益相对较高的区域，参见习题1.6和习题1.7。代表一种未定义逻辑状态。标记为VOL和VOH的电压代表在斜率为-1处的点的门输出电压，对应的输入电平分别为VIH和VIL。 在VIL到VIH之间具有较高负斜率的VTC曲线上对应着较大的“电压增益”。现实中我们就是利用这一区域进行模拟信号的放大，增益值就是电压传输特性曲线的斜率，增益越高，对于图1.3中未定义逻辑状态的电压范围就越窄。 电压和电压范围的另一种表示方法如图1.3(b)所示，图中同时还标出了电压噪声容限的量化值，接下来将会对各种术语做更完整的定义。 图1.3 1.2.1逻辑电平 下面给出几种常用的逻辑电平符号的定义： VL： 当vI=VH时，对应逻辑门输出端的低电平状态的额定电压，通常V-≤VL。 VH： 当vI=VL时，对应逻辑门输出端的高电平状态的额定电压，通常VH≤V。 VIL： 被确认为输入逻辑低电平的最大输入电压。 VIH： 被确认为输入逻辑高电平的最小输入电压。 VOH： 与输入电压VIL对应的输出电压。 VOL： 与输入电压VIH对应的输出电压。 对于有关MOS逻辑的后续讨论，V-通常取0V，V+通常取2.5V或3.3V，双极型逻辑中通常使用5V。但取其他值也可以，例如第4章中讨论的发射极耦合逻辑电路历来都是取V-=0V、-5.2V或-4.5V，低功耗ECL门已经发展到使用总幅值仅为2V的电源电压。 1.2.2噪声容限 高电平噪声容限(noise margin in the high state)NMH和低电平噪声容限(noise margin in the low state)NML，是逻辑门的“安全界限”，阻止逻辑门在噪声源存在的情况下产生错误的逻辑判断。噪声容限用于吸收由不同噪声源在不同逻辑门的输入和输出之间引发的电压差异。这些噪声源可能是耦合到逻辑门中的外部无关信号，或者只是同系列逻辑门中不同门之间的参数差异。 图1.4给出了一些互连反相器，并说明了噪声容限的重要性。信号和电源在印制电路板或集成电路板上相互连接，最常见的情况是采用零电阻线(或短路)绘制，实际上是由分布式RLC电路构成。在图1.4中，第一个反相器的输出vO1和第二个反相器的输入vI2本质上并不相等。随着逻辑信号从一个逻辑门传送到下一个逻辑门，由于互连线上电阻、电感和电容(R、L和C)的影响，它们的特性会出现衰减。快速转接信号可能会通过标记为Cc和M的电容和电感引发瞬态电压和电流，直接进入附近的信号线中。在射频环境下，这些互连线甚至可作为小型天线，将外来信号耦合到逻辑电路中。在配电电路中也会出现类似问题。在门状态发生转换期间，直流和瞬时电流都会在配电电路的不同元器件(Rp、 Lp、Cp)中产生压降。 图1.4嵌入到信号和电源及配电电路中的反相器 噪声容限可以容纳发生在单个逻辑门之间的参数差异。在生产过程中，元器件和电路参数难免会出现差异，同时在逻辑电路的应用中电源电压和工作温度也会出现差异。通常，制造商会为VH、VL、VIL、VOL、VIH和VOH设定最坏情况值。不过，在我们的分析中一般只限于求出这些电压的正常值。 有关逻辑门噪声容限有很多种不同的定义方法［24］。本书中是根据输入输出电压在反相器电压传输特性曲线上斜率为-1处的点来进行定义的，如图1.3所示。 NML与输入低电平相关的噪声容限的定义为 NML=VIL-VOL(1.1) NMH与输入高电平相关的噪声容限的定义为 NMH=VOH-VIH(1.2) 噪声容限表示在反相器的长传输链(实际上是无限传输链)中或者在第3章中将要研究的交叉耦合触发存储元器件中扰乱逻辑电平所必需的电压值。可以证明［24］式(1.1)和式(1.2)中的定义将这两种噪声容限之和进行了最大化。这些定义为不同逻辑系列电路噪声容限的比较提供了合理尺度，并且相对而言比较容易理解和计算。 练习： 某TTL门的各逻辑值如下： VOH=3.6V，VOL=0.4V，VIH=2.0V，VIL=0.8V,则这一TTL门的噪声容限为多少? 答案： NMH=1.6V； NML=0.4V。 1.2.3逻辑门的设计目标 当我们探讨逻辑门的设计时，应牢记以下设计目标。 （1） 从图1.1中可以看出，理想逻辑门是一种高度非线性器件，试图将输入信号量化成两个分立的输出电平。在图1.2和图1.3所示的实际逻辑门中，应尽量缩小未定义输入电压的范围，同时使噪声容限尽可能大。 （2） 逻辑门应具有单向性质。输出应严格定义为输入的逻辑函数。输出端的电压变化不应影响电路的输入端。 （3） 当信号穿过逻辑门时必须是一个可再生的逻辑电平。换句话说，一个门的输出电压必须与相同或类似逻辑门的输入电压相当。 （4） 一个门的输出应该能够驱动多个门的输入。一个逻辑门的输出可以驱动的输入个数称为该门的“扇出”(fan out)能力。术语“扇入”(fan in)是指可作用于门输入端的输入信号的个数。 （5） 在多数设计情况下，逻辑门应尽可能降低所需的最小功耗(以及在集成电路设计中的最小面积)，以满足设计的速度要求。 1.3逻辑门的动态响应 目前，随着最新面世的微处理器的时钟频率从1GHz、2GHz到3GHz不断刷新频率上限，让我们时刻感受着技术进步所带来的冲击，即便是普通大众也已经对逻辑性能方面的显著提升觉得习以为常。处理器的时钟速率最终由单一逻辑电路的动态性能决定。从工程方面而言，逻辑系列的时域性能是根据本节定义的平均传输延迟、上升时间和下降时间来计算的。 1.3.1上升时间和下降时间 反相器的理想时域波形如图1.5所示。输入和输出信号在两个静态逻辑电平VH和VL之间转换。由于电路中电容的影响，波形显示上升和下降时间都为非零值，在输入和输出波形的转换期间会出现传输延迟。 一个给定信号的上升时间(rise time)tr定义为信号由波形上的 10%点处上升到90%点处所需的时间，如图1.5所示。下降时间(fall time)tf则定义为信号由波形上的90%点处下降到10%点处所需时间。对应10%和90%点处的电压分别记为VL和VH，逻辑摆幅为ΔV。 图1.5理想反相器的转换波形 V10%=VL+0.1ΔV V90%=VL+0.9ΔV=VH-0.1ΔV ΔV=VH-VL （1.3） 通常上升时间和下降时间不相等，输入和输出波形的特征形状也不相同。 1.3.2传输延迟 传输延迟(propagation delay)是由输入信号与输出信号各自达到其转换波形50%点处的时间差来衡量的。50%点处是指VH和VL之间总跳变的一半电压电平 V50%=VH+VL2（1.4） 由高电平到低电平转换时的传输延迟记为τPHL，而由低电平到高电平转换时的传输延迟记为τPLH。一般情况下，这两个延迟是不相等的，平均传输延迟(average propagation delay)τP的定义为 τP=τPLH+τPHL2（1.5） 平均传输延迟是常用于比较不同逻辑系列间性能的另一个参数。在第1章、第2章和第4章中，会研究不同MOS管和双极型逻辑电路的传输延迟。 练习： 假设图1.5是一个ECL门的波形，其中VL=-2.6V，VH=-0.6V，t1=100ns，t2=105ns，t3=150ns，t4=153ns。V10%、V90%、V50%、tr和tf的值各为多少? 答案： -2.4V； -0.8V； -1.6V； 3ns； 5ns。 1.3.3功耗延迟积 一个逻辑系列的综合性能最终取决于改变逻辑电路的状态所需消耗的能量。比较各种逻辑系列的传统指标是功耗延迟积，它给出了执行一项基本逻辑运算所需的能量。 通用逻辑门的平均传输延迟特性与提供给门的平均功耗的关系曲线如图1.6所示。逻辑门消耗的功率可以通过增加或减小逻辑门中晶体管和电阻的大小或者改变供电电压的方法来改变。当功率较低时，门延迟由内部门的连线电容决定，随着功率的增加延迟降低。当器件尺寸和功率进一步增加时，电路延迟转变成受限于电子开关器件的固有速率，延迟变得与功率无关。在双极型逻辑技术中，在更高功率情况下晶体管的性能开始衰退，随着功率进一步增加实际延迟变得更糟，如图1.6所示。 图1.6逻辑门延迟与功耗的关系曲线 在低功率区域，传输延迟的降低直接与功率的增加成正比。这一特性对应具有恒定功耗延迟积 (PowerDelay Product，PDP)的区域 PDP=PτP（1.6） 其中,P是逻辑门消耗的平均功率; PDP表示的是执行一个基本逻辑运算所需的能量(J)。 早期逻辑系列的功耗延迟积为10~100pJ(1pJ=10-12J)，而现在许多集成电路逻辑系列的功耗延迟积为10~100fJ(1fJ=10-15J)。据估计，可靠区分两个逻辑状态所需的最少能量大约是(ln2)kT，在室温下约为4×10-20J［5］。因而，即便是目前最佳的逻辑系列，其功耗延迟积也要比最终的极限值高好多个数量级［6］。 练习： (a)图1.6所示的逻辑门在低功率时的功耗延迟积是多少?(b)当P=3mW时的PDP是多少?(c)当P=20mW时PDP是多少? 答案： 1pJ； 3pJ； 40pJ。 1.4布尔代数回顾 为了有效处理逻辑系统的分析和设计，需要对逻辑门电路进行数学表达。幸运的是，早在1849年，G.Boole［7］提出了功能强大的数学公式来处理逻辑思维和推理，今天我们用于处理二进制逻辑运算的形式代数就是众所周知的布尔代数(boolean algebra)。表1.1~表1.3及下面的讨论就是对布尔代数的一个概述。 表1.1基本布尔运算 操作布尔表达式操作布尔表达式 NOTZ=NORZ=A+B ORZ=A+BNANDZ=A·B=AB ANDZ=A·B=AB 表1.2非门、或门、与门真值表 输入变量 BA 非门(反相器) Z=或门 Z=A+B与门 Z=AB 00100 01010 10110 11011 表1.3或非门和与非门真值表 输入变量 AB 或非门 Z=A+B与非门 Z=AB 0011 0101 1001 1100 表1.1列出了所需的基本逻辑运算，逻辑门输出端的逻辑函数用变量Z表示，它是输入变量A和B的函数： Z=f(A，B)。为执行一般的逻辑运算，一个逻辑系列必须提供逻辑反演(NOT)外加至少一个具有两个输入变量的其他函数，如或门(OR)或与门(AND)函数。在第2章我们将会看到，NMOS逻辑很容易用来实现或非门(NOR)和与非门(NAND)。在第4章我们会看到基本TTL门提供了一个与非功能逻辑，而或门/或非门逻辑则由基本ECL门提供。在表1.1中要注意的是，非(NOT)函数与任一个单一输入或非门或与非门的输出相同。 表1.1中5个函数的真值表和逻辑符号如表1.2和表1.3及图1.7~图1.9所示。真值表中列出了对应输入变量A和B任意组合的输出Z的值。非门Z=具有单个输入，输出表示逻辑求反或输入变量的补，用顶部的横线表示(如表1.2和图1.7所示)。 表1.2分别给出了一个二输入的或门和与门的真值表，对应的逻辑符号如图1.8所示。或操作用符号“+” 表示,当输入变量A和B中的任一个或两个都为1时，输出Z为1。只有当输入全为0时，输出才为0。与操作用符号“· ” 表示，即A·B，或写成更为紧凑的简单形式AB，只有当输入变量A和B都为1时，输出Z才为1。如果任一输入为0，输出则为0。本书将用AB来表示A与B。 图1.7非门符号 图1.8 图1.9 表1.3分别给出了二输入的或非门和与非门的真值表。对应的逻辑符号如图1.9所示。这些函数是或和与操作的补，也就是或和与操作之后再进行逻辑求反。或非运算表示为Z=A+B，仅当输入全为0时，输出Z为1。与非运算表示为Z=AB，除了两个输入变量A和B都是1状态外，其余状态得到的输出结果Z都为1。 在本章和第3章中可发现，MOS逻辑的一个主要优点是它能够很容易地组成更为复杂的逻辑函数，尤其是其逻辑表达可采用互补和之积(sumofproduct)的形式或与或非(ANDORINVERT，AOI)的形式 Z=AB+CD+E或Z=ABC+DE(1.7) 表1.4所示的布尔公式在简化逻辑表达式时非常有用，如式(1.7)中的这些表达式。这个表格中包括了恒等运算及一些布尔代数基本的交换律、结合律和分配律。 表1.4常用布尔公式 逻辑表达式布尔表达式布尔代数的基本定律 A+0=AA·1=A恒等律 A+B=B+AAB=BA交换律 A+(B+C)=(A+B)+CA(BC)=(AB)C结合律 A+BC=(A+B)(A+C)A(B+C)=AB+AC分配律 A+=1A·=0互补律 A+A=AA·A=A幂等律 A+1=1A·0=0空元律 +=ABAB=+德·摩根定律 例1.1逻辑表达式的化简 以下是采用布尔公式简化逻辑表达式的例子。 问题： 使用表1.4中的布尔关系来证明表达式Z=AC+ABC+BC可简化为Z=(A+B)C。 解： 已知量： 给出了Z的两个表达式： 表1.4中的布尔运算。 未知量： 证明Z等于(A+B)C。 求解方法： 运用表1.4中的各种式子简化Z的表达式。 假设： 无。 分析： Z=AC+ABC+BC Z=AC+ABC+ABC+BC利用ABC=ABC+ABC Z=A（+B）C+（+A）BC利用分配律 Z=A（1）C+（1）BC利用（+B）=（B+）=1 Z=AC+BC因为A（1）C=AC（1）=AC Z=（A+B）C利用分配率 结果检查： 所得结果与预期相同，仔细进行检查证明该步骤是有效的。 练习： 简化逻辑表达式Z=(A+B)(B+C)。 答案： Z=B+AC。 1.5NMOS逻辑设计 第1章中剩余的内容将关注对MOS逻辑门设计的理解，即采用N沟道MOS管(NMOS)和P沟道MOS管(PMOS)设计。对这些电路的研究可为理解许多重要的逻辑电路概念和第2章中对CMOS电路做进一步了解奠定基础。下面的讨论首先从研究MOS反相器的设计开始，以便理解它的电压传输特性和噪声容限。我们将考虑具有4种不同NMOS负载配置的反相器： 电阻负载、饱和负载、线性负载和耗尽型负载电路。此外，伪NMOS是传统NMOS逻辑的一个新的扩展，它使用一个PMOS管作为负载器件。以反相器的设计为参考，进行简单扩展就可容易地进行或非门、与非门及一些较复杂的逻辑门的设计。随后我们会对门的上升时间、下降时间和传输延迟进行分析。 MOS管的漏电流取决于其栅源电压vGS、漏源电压vDS和源衬底电压vSB及器件参数，包括跨导参数K′n、阈值电压VTN和宽长比(W/L)。电源电压限制vGS和vDS的范围，工艺设定了K′n和VTN的值。因而，电路设计者的工作就是选择电路的拓扑结构和MOS管的W/L值来完成期望的逻辑功能。 在多数逻辑设计中，电源电压是由工艺可靠性限制或系统级标准预先设定的。如在1.1节中提到的 VDD=5V就是多年来逻辑门的标准电源电压在MOS电路中，通常使用VDD和VSS表示电源供电的正电压和负电压。。然而，1.8~3.3V的电源电压正获得广泛使用。另外，许多便携式低功耗系统，如手机、PDA使用的电池组电压必须低至1~1.5V。 通过考虑带有电阻负载的NMOS反相器的详细设计，我们开始研究MOS逻辑电路设计。尽管很少会用到这一电路，但是它为我们理解基本的逻辑门操作奠定了好的基础。在集成逻辑电路中，负载电阻由于占用太多的硅片面积，而被第二个MOS管取代。NMOS“负载器件”可以以3种不同的方式进行连接，即饱和负载、线性负载和耗尽型负载电路，而伪NMOS使用—个PMOS负载器件。在本节及1.6节和1.7节中，将会具体研究NMOS负载结构的设计。 1.5.1带负载电阻的NMOS反相器 复杂数字系统可包含数百万个逻辑门，记住每一个单一逻辑门通常都连接在一个大的电路中，这对我们是有帮助的。一个逻辑门的输出驱动着另一个逻辑门的输入。图1.10为4个反相器的原理图。因此，当一个输入电压vI=VL施加在一个门的输入时，其输出为vO=VH，反之亦然。 图1.11所示的基本反相器电路包括一个旨在促使vO等于VL的NMOS开关器件MS和一个将输出“提升”使之接近电源电压VDD的电阻负载元件。NMOS管设计为在vI=VH的线性区和vI=VL的截止区(不导通)之间切换。电路设计者必须选择负载电阻R的值和开关晶体管(switching transistor)MS的W/L值，以使反相器能够满足一系列设计要求。在这种情况下，这两个设计变量允许我们选择VL电平并设定逻辑门的总功耗。 图1.10反相器电路 图1.11带电阻负载的NMOS 反相器 通过考虑这样一个逻辑门的设计要求，我们来研究反相器的工作原理。写出图1.11所示电路的输出电压表达式，可以发现 vO=vDS=VDD-iDR（1.8） 当输入电压处于低电平时，vI=VL，MS应截止，且iD=0，所以 vO=VDD=VH（1.9） 因此，在这一特定逻辑电路中，VH的值由电源电压VDD=2.5V设定。 如图1.12(a)所示，为确保当输入等于VL时晶体管MS截止，MS的栅源电压(VGS=VL)必须小于它的阈值电压VTN。当VTN=0.6V时，VL的正常设计值应该位于阈值电压VTN的25%~50%这一范围。或者是0.15~0.30V，这样可以保证有足够的噪声容限。假设设计值为VL=0.20V。 图1.12在(a)vI=VL(0)： (b)vI=VH(1)逻辑状态下的反相器 设计提示： VL的设计 为确保当输入处于低电平状态时开关晶体管MS截止，VL应被设计成开关晶体管MS的阈值电压的25%~50%。这一选择同时还为噪声容限NML提供了合理的值。 1.5.2MS的W/L设计 如果已知MOS器件的参数，被用来设定VL=0.6V的W/L值就可以计算出来。在此将采用VTN=0.6V，K′n=100×10-6A/V2。另外还需要知道反相器所需的工作电流。这一电流取决于当vO=VL时NMOS门的容许功耗。采用P=0.2mW(参见习题1.1和习题1.2)在继续往下学习之前，有必要先完成这两个习题。，根据P=VDD×IDD可求出门电流。对于我们的电路，有 0.20×10-3=2.5×IDD或IDD=80μA 现在可根据图1.12(b)中的电路条件，由MOS管漏电流表达式来确定NMOS开关器件的W/L值。在这种情况下，输入设置为VH=2.5V，于是反相器的输出应为VL。此时可用MOS管线性区的漏电流表达式，因为VGS-VTN=2.5V-0.6V=1.9V且VDS=VL=0.20V，可得VDS(vGS-VTN)，故我们的假设是正确的。同理，式(1.18)基于MOS管工作于线性区这一假设。验证这个假设，则vDS=0.51V，vGS-VTN=1.46V-0.6V=0.86V。由于vDS<(vGS-VTN)，故假设正确。 讨论： 分析表明，在低输入状态时，长反相器链可以允许的电噪声和工艺差异值等于0.25V； 在高输入状态时，长反相器可以允许的电噪声和工艺差异值等于0.96V。要注意的是，就像此处所列举的一样，通常这两个噪声容限并不相等。 练习： (a)求出例1.2中反相器的噪声容限； (b)用SPICE验证计算结果。 答案： NML=0.32V； NMH=1.45V(VIL=0.090V，VOH=3.22V，VIH=1.77V，VOL=0.591V)。 如前所述，厂商所规定的VIL、VOL、VIH和VOH实际上给出的是给定逻辑系列的保险值，还考虑了工艺参数、温度、电源功率、负荷条件等这些方面的差异。在例1.4中，仅计算出了室温下正常情况的VIL、VOL、VIH和VOH值及噪声容限。 1.5.10负载电阻问题 我们已经用带电阻负载的NMOS反相器介绍了有关静态逻辑门设计的概念。尽管可以用这个电路来建立简单的分立元件逻辑门，但在集成电路的实现过程中并不会采用阻性负载，因为电阻会占用太多的面积。 图1.16简单矩形电阻的 几何图形 为进一步研究负载电阻问题，试考虑图1.16所示的半导体材料矩形块，它的电阻由下式给出 R=ρLtW（1.21） 其中，ρ为电阻系数; L、W、t分别为电阻的长度、宽度和厚度。在集成电路中，通常制作在硅区域中的电阻的厚度为1μm，其电阻率为0.001Ω·cm。 对于这些参数，在之前章节中28.8kΩ负载电阻所需要的L/W值为 LW=Rtρ=（2.88×104Ω）（1×10-4cm）0.001Ω·cm=28801 如果电阻宽度W取最低线宽1μm(我们也称其为最小特征尺寸F)时，它的长度L将为2880μm，面积为2880μm2。 对于开关器件MS，求出其W/L为2.22/1。如果器件沟道长度取最小特征尺寸1μm，那么NMOS器件的栅极面积仅为2.22μm2。因而，负载电阻消耗的面积将是开关晶体管MS面积的1000倍以上。这在集成电路设计领域是难以接受的。解决此问题的方法就是用晶体管来取代负载电阻。 1.6晶体管替代负载电阻方案 图1.17给出了用三端MOS管代替负载电阻的6种不同可选方案。当我们用一个晶体管来替换负载电阻时，也就是用一个三端(或者实际为四端)MOS管来取代一个二端电阻时，必须确定另外一端连接到何处。NMOS管中的电流由漏极流向源极，因此这两个端点应连接到电阻被拆除的端点处。不过，栅极有多种可能的接法，如图1.17所示。 一种可能是将负载器件的栅极连接到NMOS管的源极，如图1.17(a)所示，然而这种情况下vGS=0，MOS管ML不导通，其中假设它是一个增强型器件，其VTN>0。如图1.17(b)所示，如果栅极接地也会存在类似的问题。同样，这种连接使得vGS≤0，负载器件总处于截止状态。因此这两种可选方案都无法工作，因为一个增强型NMOS器件在这种条件下不可能导通电流。 下面3节内容是对图1.17(c)~(e)中各电路性能的概述。图1.17(c)所示的饱和负载逻辑在电子电路的发展中起过重要的作用。这种形式的逻辑被用于早期微处理器的设计中，首先在PMOS工艺中，接着在NMOS工艺中。在1.6.1节中将简要介绍其静态设计。图1.17(d)所示的线性负载和图1.17(e)所示的耗尽型负载的特性将在1.6.2节和1.6.3节中做简要介绍。图1.17(f)的伪NMOS电路，在今天的CMOS设计中经常遇到，对这部分内容的详细设计讨论可以在MCD网站上找到。 图1.17NMOS反相器负载器件选择。 要注意的是，如果采用增强型晶体管，(a)和(b)不能采用 1.6.1NMOS饱和负载反相器 图1.17(c)所示的是NMOS(之前是PMOS)逻辑设计中用过的第一个可行的电路可选方案。在此vDS=vGS，由于这一连接方式使得增强型负载晶体管总是工作在饱和区由于vDS=vGS，又因VIN>0，则有vGS-VTN=VDSVTN