第5章触发器
在数字系统中，为了寄存二进制编码信息，广泛地使用触发器作为存储元件。本章讨论的触发器是双稳态触发器，简称触发器。
触发器是能够存储一位二进制码的逻辑电路，它有两个输出Q和Q端，正常情况下它们以互补形式出现，输出状态由Q端定义，它不仅与输入有关，而且还与原先的输出状态有关。在控制信号的作用下，它可以被置成0状态，也可以被置成1状态，在控制信号不起作用时，触发器的状态保持不变，因而具有记忆的功能。
触发器在接收信号前的状态定义为现态，用Qn表示，接收信号后的状态定义为次态，用Qn+1表示。允许触发器输出状态改变的输入信号称为触发信号，触发信号的形式称为触发方式，根据触发信号的不同形式可分为电平触发方式、脉冲触发方式和边沿触发方式，触发器输出状态的改变称为翻转。不同的触发器具有不同的逻辑功能，在电路结构和触发方式方面也有不同的种类。根据电路功能，触发器可分为RS触发器、JK触发器、D触发器和T触发器。根据电路结构，触发器可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。
    本章介绍各种结构不同的触发器的工作原理及特点，重点讨论触发器的逻辑功能、触发方式和触发器的一些实际问题，至于触发器的输入和输出逻辑电平、触发器的传播延迟时间、噪声容限、扇入和扇出系数等概念与以前讨论的各类门电路相同，这里就不再重复了。

5.1RS触发器

5.1.1基本RS触发器
基本RS触发器是触发器中结构最简单的一种触发器，主要用于产生清零信号或置1信号，因而又称为置0、置1触发器。
1. 电路结构和工作原理
它由两个与非门首尾相连构成，如图5.1.1(a)所示，其逻辑符号如图5.1.1(b)所示。两个门的输出端分别称之为Q和Q，有时也称为1和0端，正常工作时，Q和Q是互为取非的关系。通常把Q端的状态定义为触发器的状态，即Q=1时，称触发器处于1状态，简称为1态；  Q=0时，称触发器处于0状态，简称为0态。基本RS触发器有两个输入端S端和R端，S端称为置1端，R端称为置0端。



图5.1.1基本RS触发器


根据输入信号R、S不同状态的组合，触发器的输出与输入之间的关系有4种情况，现分析如下。




1） R=1，S=0
因为G1有一个输入端是0，所以输出端Q=1；  G2的两个输入端全是1，则输出Q=0。可见，当R=1，S=0时，触发器被置于1态，称触发器置1（或称置位）。当置1端S由0返回到1时，G1的输出Q仍然为1，这是因为Q=0，使G1的输入端中仍有一个为0，可见当R=1，S=1时，不改变触发器的状态，即当去掉置1输入信号S=0后，触发器保持原状态不变，触发器具有记忆功能。
2） R=0，S=1
因为G2有一个输入端是0，所以输出端Q=1。G1的两个输入端全是1，则输出端Q=0。可见，当R=0，S=1时，触发器置0（或称复位）。当置0端再返回1时，G2的输出Q仍为1，因为Q=0，使G2的输入端中仍有一个为0，这时触发器保持原状态不变。
3） R=1，S=1
前面的分析表明，在置1信号（R=1，S=0)作用之后，S返回1时，R=1，S=1，触发器保持1态不变；  在置0信号（R=0，S=1)的作用之后，R返回到1时，即R=1，S=1，触发器保持原来的0态不变。
4） R=0，S=0
显然，在此条件下，两个与非门的输出端Q和Q全为1，这违背了Q和Q互补的条件，而在两个输入信号都同时撤去(回到1)后，触发器的状态将不能确定是1还是0，因此称这种情况为不定状态，这种情况应当避免。
综上所述，基本RS触发器具有置0、置1和保持的逻辑功能。由于置1信号S=0和置0信号R=0都是低电平，即允许触发器状态改变的触发信号是电平信号的形式，这种触发方式称为电平触发方式，分高电平触发和低电平触发两种。逻辑符号图5.1.1(b)中，S端和R端的小圆圈表示的是低电平触发，若没有小圆圈表示的是高电平触发。如果将图5.1.1(a)中的与非门换成或非门，输出端Q和Q对换，可构成高电平触发的基本RS触发器，其工作原理留给读者分析。

2. 触发器逻辑功能的表示方法
描述触发器逻辑功能的方法有特性表、特性方程、状态图、波形图和驱动表。
1） 特性表
基本RS触发器的逻辑功能可以用特性表5.1.1描述，特性表反映了触发器次态Qn+1与决定次态的输入信号R、S及现态Qn之间的关系，特性表左边决定次态的所有信号R、S和Qn的不同取值，右边是次态Qn+1对应的取值。表中×表示S=R=0时，触发器的输出是不确定的状态，可当作无关项处理。


表5.1.1基本RS触发器特性表


RSQnQn+1功能



000×
001×不定


0100
0110置0


1001
1011置1


1100
1111保持

2） 特性方程 
描述触发器功能的函数表达式称为特性方程。由特性表可得到次态Qn+1的卡诺图，如图5.1.2（a）所示，化简后的表达式为Qn+1=S+RQn。为了避免触发器的不确定状态，基本RS触发器的约束条件是S、R不能同时为0，即S、R应满足约束条件S+R=1，所以基本RS触发器的特性方程为


Qn+1=S+RQn


S+R=1（5.1.1）


3） 状态图
将触发器各状态转换的规律及相应的输入取值用图形的方式来表示，称为状态转换图，简称状态图。基本RS触发器的状态图如图5.1.2（b）所示。图中两个圆圈内标的1和0表示触发器的两个状态，带箭头的弧线表示状态转换的方向，箭头指向触发器次态，箭尾为触发器现态，弧线旁边标出了状态转换的条件，即输入信号的对应取值，状态图可直接由特性表导出。


图5.1.2逻辑功能的图形描述



4） 波形图
基本RS触发器输入、输出关系也可以用波形图表示，如图5.1.2（c）所示。图中实线波形只反映输入、输出之间确定的逻辑关系。当触发器置0端和置1端同时加上宽度相等的负脉冲时(假设正跳和负跳时间均为0)，在两个负脉冲作用期间，G1和G2的输出都是1。当两个负脉冲同时消失时，若G1的传播延迟时间tpd1较G2的传播延迟时间tpd2小，触发器将建立稳定0态；  若tpd2<tpd1，触发器将稳定在1态；  若tpd2=tpd1，触发器的输出将在1和0之间来回振荡。通常，两个门之间的传播延迟时间tpd1和tpd2的大小关系是不知道的，因而，两个宽度相等的负脉冲从S和R端同时消失后，触发器的状态是不确定的，图5.1.2中虚线表示不确定状态。
5） 驱动表 
驱动表（又称激励表）用来描述触发器由现态转换到确定的次态时对输入信号的要求，它可由特性表或状态图导出，如表5.1.2所示。


表5.1.2基本RS触发器驱动表



QnQn+1RS


00×1
0110
1001
111×

3. 基本RS触发器的应用举例
在数字系统中，操作人员用机械开关对电路发出命令信号。机械开关包含一个可动的弹簧片和一个或几个固定的触点。当开关改变位置时，弹簧片不能立即与触点稳定接触，存在跳动过程，会使电压或电流波形产生“毛刺”，如图5.1.3(a)和图5.1.3(b)所示。在电子电路中，一般不允许出现这种现象。如果用开关的输出直接驱动逻辑门，经过逻辑门整形后，输出会有一串脉冲干扰信号导致电路工作出错。


图5.1.3机械开关的工作情况



利用基本RS触发器的记忆作用可以消除上述开关振动所产生的影响，开关与触发器的连接方法如图5.1.4(a)所示。设单刀双掷开关原来与B点接通，这时触发器的状态为0。当开关由B拨向A时，其中有一短暂的浮空时间，这时触发器的R、S均为1，Q仍为0。中间触点与A接触时，A点的电平由于振动而产生“毛刺”。但是，首先是B点已经为高电平，A点一旦出现低电平，触发器的状态就翻转为1，即使A点再出现高电平，也不会再改变触发器的状态，所以Q端的电压波形不会出现“毛刺”现象，如图5.1.4(b)所示。


图5.1.4用基本RS触发器消除开关振动影响


5.1.2同步RS触发器

前面介绍的基本RS触发器的触发翻转过程直接由输入信号控制，而在数字系统中，常常要求触发器按各自输入信号所决定的状态，在规定的时刻同步触发翻转，为此，在基本RS触发器的输入端增加了时钟脉冲控制端CP，构成同步RS触发器。
1. 电路结构和工作原理

同步RS触发器的电路结构和逻辑符号如图5.1.5所示。图中，输入信号S和R要经过G3、G4两个引导门的传递，这两个门同时受CP信号控制。当CP=0时，无论输入端S和R取何值，G3和G4的输出端始终为1，所以，由G1和G2组成的基本RS触发器处于保持状态。当时钟脉冲到达时，CP端变为1，R和S端的信息通过引导门反相之后，作用到基本RS触发器的输入端。在CP=1的时间内，当S=1，R=0时，触发器置1；  当S=0，R=1时，触发器置0；  若两个输入皆为0(S=R=0)，触发器输出端保持不变，若两个输入皆为1(S=R=1)，触发器的两个输出端全为1，时钟脉冲结束时，触发器的状态是不确定的，两种状态都可能出现，这要看时钟脉冲结束时，基本RS触发器的输入端是置1信号还是置0信号保持的时间更长一些。


图5.1.5同步RS触发器



2. 同步RS触发器的逻辑功能
同步RS触发器的逻辑功能是在时钟的控制下，实现置0、置1和保持，其特性表如表5.1.3所示。

表5.1.3同步RS触发器的特性表


SRQnQn+1


0000

0011

0100
0110
1001
1011
110×
111×



由特性表得到的Qn+1卡诺图如图5.1.6所示，化简后的表达式为


Qn+1=S+ RQn 


为避免触发器的不确定状态，触发器的约束条件是输入信号S、R不能同时为1。所以，同步RS触发器的特性方程为


Qn+1=S+ RQn

SR=0（5.1.2）


同步RS触发器的状态转换图如图5.1.7所示，驱动表如表5.1.4所示。



图5.1.6Qn+1的卡诺图




图5.1.7同步RS触发器的状态转换图




表5.1.4同步RS触发器的驱动表


QnQn+1RS


00×0

0101

1010
110×

3. 同步RS触发器的特点
根据上述分析，同步RS触发器的特点有： 
同步RS触发器的翻转是在时钟脉冲的控制下进行的。当CP=1时，接收输入信号，允许触发器翻转；  当CP=0时，封锁输入信号，禁止触发器翻转，触发器的触发方式属于脉冲触发方式。
脉冲触发方式有正脉冲触发方式和负脉冲触发方式。本例为正脉冲触发方式，若为负脉冲触发方式，逻辑符号中时钟脉冲输入端C1应有小圈，如图5.1.5(b)所示。
例5.1.1图5.1.5中CP、S、R的波形如图5.1.8所示，试画出Q和Q的波形，设初始状态Q=0，Q=1。
解
在第一个CP=1的作用时间内，触发器接收输入信号R=0、S=1，输出随输入信号由现态Q=0，Q=1变为次态Q=1，Q=0；  在CP=0时，触发器始终封锁输入信号，输出保持不变。在第二个CP=1的作用时间内，由于R、S没有发生变化，输出保持不变即Q=1，Q=0；  在第三、第四个CP=1的作用时间内，

图5.1.8例5.1.1图


R、S都发生了变化，因而输出也随之变化，输出Q和Q的波形如图5.1.8所示。
通过例5.1.1得知，由于只允许触发器在CP为高电平时翻转，在CP为1的时间间隔内，输入信号R、S的状态变化可能引起触发器输出状态的变化。因此，同步RS触发器的触发翻转只能控制在一个时间间隔内，而不是控制在某一时刻进行。这种工作方式的触发器抗干扰能力较差， 在应用中受到一定限制。下面介绍能控制在某一时刻(时钟脉冲的正跳沿或负跳沿) 翻转的触发器。
5.1.3主从RS触发器
由于脉冲触发方式的触发器翻转时刻只能控制在一段时间，不能控制在某一时刻，这种触发方式的触发器在应用中受到一定限制。若需要触发器的翻转能控制在某一时刻，可采用主从结构的RS触发器，即主从RS触发器。
1. 电路结构和工作原理 

主从RS触发器由两级同步RS触发器构成，其中一级接收输入信号，其状态直接由输入信号决定，称为主触发器，还有一级的输入与主触发器的输出连接，其状态由主触发器的状态决定，称为从触发器，主从RS触发器的逻辑电路图和逻辑符号如图5.1.9所示，两个触发器的逻辑功能和同步RS触发器的逻辑功能完全相同，时钟为互补时钟，其工作原理如下： 
(1) 当CP=1时，主触发器的输入G7和G8打开，主触发器根据R、S的状态触发翻转。而对于从触发器来说，CP经G9反相后加入到输入门G3和G4的逻辑值为0，封锁了G3和G4，其输出状态不受主触发器输出的影响，或者说这时输出状态保持不变。
(2) CP由1变0的一瞬间，情况则相反，G7和G8被封锁，输入信号R、S不影响主触发器的状态。而这时从触发器的输入门G3和G4则打开，从触发器可以触发翻转，从触发器的输出状态由主触发器在CP由1变0的一瞬间的状态确定，即Q=Q′，Q=Q′。
(3) CP一旦达到0电平后，主触发器被封锁，其状态不受R、S的影响，触发器的状态也不可能再改变。


图5.1.9主从RS触发器的逻辑电路图和逻辑符号


2. 主从RS触发器的逻辑功能 
主从RS触发器的逻辑功能与同步RS触发器的逻辑功能相同，因此特性表、特性方程、状态图和驱动表也完全相同。
3. 主从RS触发器的特点
(1) 由两个同步RS触发器即主触发器和从触发器组成，它们受互补时钟脉冲控制。
(2) 触发器在时钟脉冲作用期间（本例为CP高电平）接收输入信号，在时钟脉冲的跳变沿(本例为负跳沿，在逻辑符号中，时钟脉冲输入端CP带有小圆圈)允许触发翻转，在时钟脉冲跳变后(本例为负跳变)封锁输入信号，因而触发方式属于边沿触发。
(3) 触发器的翻转状态由主触发器的状态，即时钟脉冲作用期间（本例为CP高电平）的最后一刻输入信号R、S的状态而定。
 (4) 对于负跳沿触发的触发器，输入信号应在CP正跳沿前加入，并在CP正跳沿后的高电平期间保持不变，为主触发器触发翻转做好准备，若输入信号在CP高电平期间发生改变，将可能使主触发器发生多次翻转，产生逻辑错误。而CP正跳沿后的高电平要有一定的延迟时间，以确保主触发器达到新的稳定状态。由于CP负跳沿使触发器发生翻转，CP的低电平也必须有一定的延迟时间，以确保从触发器达到新的稳定状态。这就是主从触发器对输入信号和时钟脉冲的要求。
例5.1.2图5.1.10给出了正跳沿主从RS触发器CP、R、S的信号波形，设触发器的原状态为0。试画出触发器Q端的波形图。

图5.1.10例5.1.2图



解画主从RS触发器Q端输出波形时，应注意抓住的两点。其一，正跳沿主从RS触发器在CP=0的时间，接收RS信号，在CP正跳沿(上升沿)允许翻转，此后封锁RS信号； 其二，翻转后触发器的状态由翻转前一刻的RS信号决定。因此，先标出触发器翻转的时刻，如图中的虚线，再分段画出Q的输出波形。
在第一个CP＝0的时间段，允许翻转的时刻未到，输出保持原状态，Q＝0； 
当t=t1时，CP由0翻转为1，正跳沿到来，允许输出翻转，此刻R＝0，S＝1，Q由0翻转为1，并保持到t2时刻，即第二个CP正跳沿到来之前； 
当t＝t2时，CP正跳沿到来, 允许输出翻转，此刻R＝0，S＝0，Q保持1，直到t3时刻，即第三个CP正跳沿到来之前； 
当t＝t3时，CP正跳沿到来, 允许输出翻转，此刻R＝1，S＝0，Q由1翻转为0，并保持到t4时刻，即第四个CP正跳沿到来之前； 
当t＝t4时，CP正跳沿到来, 允许输出翻转，此刻R＝1，S＝1，故在CP＝1期间，触发器被强制为Q＝Q＝1； 
当t＝t5时，CP由1翻转为0，触发器输出状态不定，即Q端的输出可能为0，也可能为1，事先无法确定，图中用两条虚线表示。

5.1.4集成RS触发器
TTL集成主从RS触发器74LS71的逻辑符号和引脚分布如图5.1.11所示。该触发器分别有三个S端和三个R端，分别为与逻辑关系，即1R=R1·R2·R3，1S=S1·S2·S3。使用中如有多余的输入端，要将它们接至高电平。触发器带有清零端(置0)RD和预置端(置1)SD，它们的有效电平均为低电平。74LS71的功能如表5.1.5所示。 


图5.1.11TTL主从RS触发器




表5.1.5TTL主从RS触发器功能表


输入输出

预置SD清零RD时钟CP1S1RQn+1
Qn+1
01×××10

10×××01

11┐└00QnQn
11┐└1010
11┐└0101
11┐└11不定



由表5.1.5可知，预置端SD加低电平，清零端RD加高电平时，触发器置1； 反之，触发器置0。由于预置和清零与CP无关，故称RD为异步清零端，SD称为异步置1端，此时触发器工作在基本RS触发器的状态。当预置端和清零端均处于高电平时，触发器工作在主从RS触发器状态，R、S又称为同步输入端。由此可见集成主从RS触发器除具有主从RS触发器的功能外，还具有基本RS触发器的功能。

5.2JK触发器


主从RS触发器的信号输入端S=R=1时，触发器的新状态不确定。由于不能预计在这种情况下触发器的次态是什么，所以要避免出现这种情况。这一因素限制了RS触发器的实际应用。JK触发器解决了这一问题。
5.2.1主从JK触发器
1. 电路结构和工作原理 
主从JK触发器是在主从RS触发器的基础上稍加改动而产生的，负跳沿主从JK触发器的逻辑电路图和逻辑符号如图5.2.1所示。


图5.2.1负跳沿主从JK触发器


在图5.2.1中，主RS触发器的R端和S端分别增加一个二输入的与门G10和与门G11，G10的两个输入端一个作为信号输入端J，另一个接触发器输出端Q，而G11的两个输入端一个作为信号输入端K，另一个触发器输出端Q。由图5.2.1可得


S=JQ

R=KQ


当J=K=1时，S=Qn,R=Qn，由主从RS的表达式Qn+1=S+RQn得知，Qn+1=Qn，每输入一个时钟脉冲后，触发器翻转一次，触发器的这种工作状态称为计数状态，由触发器翻转的次数可以计算输入时钟脉冲的个数。同理，当J=K=0时，S=R=0，Qn+1=Qn，触发器的状态保持不变。当J=1，K=0时，S=Qn,R=0,Qn+1=1； 当J=0,K=1时，S=0，R=Qn,Qn+1=0。显然JK触发器消除了输出不定的状态。
2. JK触发器的逻辑功能
根据JK触发器的工作原理可知，JK触发器在时钟脉冲的控制下，具有置0、置1、保持和计数的逻辑功能，是功能最全，使用最多的一种触发器。
将S=JQ，R=KQ代入Qn+1=S+RQn可得到JK触发器的特性方程为


Qn+1= JQn+ KQn Qn
=JQn+KQn（5.2.1）

JK触发器的特性表和驱动表如表5.2.1和表5.2.2所示，状态转换图如图5.2.2所示。




表5.2.1JK触发器特性表


JKQnQn+1功能



0000
0011保持


0100
0110置0


1001
1011置1


1101
1110计数




表5.2.2JK触发器驱动表


QnQn+1KJ

00×0
01×1
101×
110×




图5.2.2JK触发器状态转换图



例5.2.1设负跳沿主从JK触发器的时钟脉冲和J、K信号的波形如图5.2.3所示，画出输出端Q的波形。设触发器的初始状态为0。
解根据式(5.2.1)、表5.2.1可画出Q端的波形，如图5.2.3所示。


图5.2.3例5.2.1的波形图



从图5.2.3可以看出，触发器的触发翻转发生在时钟脉冲的下跳沿，如在第一、第二、第四、第五个CP脉冲下跳沿，由于输入信号在正跳沿前瞬间加入，且在CP=1的时间内保持不变，判断触发器次态的依据是CP=1时输入端的状态。
若输入信号在正跳沿前瞬间加入，且在CP=1的时间内发生变化，电路会出现什么现象？从图5.2.1可知，由于输出端和输入端之间存在反馈连接，若触发器处于0态，相当于K=0，当CP=1，主触发器只能接收J端的置1信号； 若触发器处于1态，Q=0，相当于J=0，当CP=1，主触发器只能接收K端的置0信号。如果在CP=1时，输入信号发生多次改变，主触发器输出状态只可能改变一次，这种现象称为一次变化现象。所以，当输入信号在CP=1的时间内发生变化时，若满足条件Q=0，J有1信号；  或满足条件Q=1，K有1信号，主触发器均发生一次变化，在CP的下跳沿，从触发器的输出状态与主触发器状态取得一致。

图5.2.4例5.2.2的波形图


例5.2.2负跳沿主从JK触发器的时钟信号CP和输入信号J、K的波形如图5.2.4所示，在信号J的波形图上用虚线标出了有一干扰信号，画出干扰信号影响的Q端的输出波形。设触发器的初始状态为1。

解
(1) 第一个CP的正跳沿前J=0，K=1，且在CP=1的整个作用期间保持不变，因此负跳沿产生后触发器应翻转为0。

(2) 第二个CP=1的整个作用期间，干扰信号出现前，此时主触发器和从触发器的状态是Q′=0，Q=0。当干扰信号出现时，J由0变为1，满足一次变化条件，因而主触发器的状态Q′由0变为1。
干扰信号消失后，主触发器的状态是否能恢复到原来的状态呢?由于Q=0，J=0，由图5.2.1得知R=0，S=0，主触发器Q′保持原态，也就是说J端干扰信号的消失不会使Q′恢复到0。因此第二个CP的负跳沿到来后，触发器的状态为Q=Q′=1。如果J端没有正跳变的干扰信号产生，根据J=0，K=1的条件，触发器的正常状态应为Q=0。
(3) 对应于第三、第四个CP=1的整个作用期间，输入信号都是J=1，K=0，所以Q=1。
3. 主从JK触发器的特点
由上分析可知，主从JK触发器具有如下特点。
(1) 触发器在时钟脉冲作用期间（本例为CP高电平）接收输入信号，只在时钟脉冲的跳变沿(本例为负跳沿，在逻辑符号中，时钟脉冲输入端CP带有小圆圈)允许触发翻转，在时钟脉冲跳变后(本例为负跳变)封锁输入信号。主从JK触发器的触发方式与主从RS触发器相同，属于边沿触发。
(2) 触发器的翻转状态由时钟脉冲作用期间（本例为CP高电平）输入信号的状态而定。
(3) 主触发器的状态只能根据输入信号改变一次。
(4) 主从JK触发器在使用过程中，为避免主触发器出现一次变化现象，对于负跳沿触发的触发器，输入信号应在CP正跳沿前加入，满足建立时间tset，并保证在时钟脉冲的持续期内输入信号保持不变，时钟脉冲作用后，输入信号不需要保持一段时间，因而保持时间为零。
5.2.2边沿JK触发器

负跳沿主从JK触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性也就降低了。
1. 电路结构和工作原理 
边沿JK触发器有多种电路结构，利用传输延迟时间构成的负跳沿边沿JK触发器的逻辑电路如图5.2.5（a）所示，其逻辑符号如图5.2.5（b）所示，下面介绍其工作原理。


图5.2.5边沿JK触发器



(1) CP=0时，触发器处于一个稳态。
    CP为0时，与非门G4、G3被封锁，不论J、K为何状态，Q3、Q4均为1。另外，与门G12、G22也被CP封锁，Q12、Q22均0，因而反馈信号经与门G13、G23和或非门G11、G21送往触发器输出，使输出Q、Q状态不变。
(2) CP由0变1时，触发器不翻转，为接收输入信号做准备。
    设触发器原状态为Q=0，Q=1。当CP由0变1时，有两个信号通道影响触发器的输出状态，一个是G12、G22打开，直接影响触发器的输出，另一个是G4、G3打开，再经G13、G23影响触发器的状态。前一个通道只经过一级与门，而后一个通道则要经过一级与非门和一级与门，显然CP的跳变经前者影响输出比经后者要快得多。在CP由0变1时，G22的输出首先由0变1，这时无论G23为何种状态(即无论J、K为何状态)，都使Q仍为0。由于Q同时连接G12、G13的输入端，因此它们的输出均为0，使G11的输出Q=1，触发器的状态不变。CP由0变1后，打开与非门G4、G3为接收输入信号J、K做好准备。
(3) CP由1变0时，触发器翻转。
设输入信号J=1、K=0，则Q3=0、Q4=1，G13、G23的输出均为0。当CP负跳沿到来时，G22的输出由1变0，则有Q=1，使G13输出为1，Q=0，与主从JK触发器的状态相同，触发器翻转。
虽然CP变0后，G4、G3、G12和G22封锁，Q3=Q4=1，但由于与非门的延迟时间比与门长(在制造工艺上予以保证)，因此Q3和Q4这一新状态的稳定是在触发器翻转之后。由此可知，该触发器在CP负跳沿触发翻转，CP一旦到0电平，则将触发器封锁，处于(1)所分析的情况。
若输入信号J、K为其他状态，按上面分析过程得到的输出状态也与主从JK触发器相同。
2. 边沿JK触发器的功能和边沿触发器的特点
由上分析可知，边沿JK触发器的功能与主从JK触发器相同，边沿JK触发器的特点是：  触发器是在时钟脉冲跳变前一瞬间接收输入信号，跳变时允许触发翻转(本例为负跳沿，在逻辑符号中，时钟脉冲输入端C1带有小圆圈)，跳变后输入即被封锁，换句话说，接收输入信号、触发翻转、封锁输入是在同一时刻完成的，显然触发方式属于边沿触发。具有上述特点的触发器除了边沿JK触发器外，还有其他功能的触发器，可统称为边沿触发器。
判断边沿触发器次态的依据是允许触发跳变沿前一瞬间输入端的状态。
例5.2.3负跳沿边沿JK触发器的时钟信号CP和输入信号J、K的波形如图5.2.6所示，画出干扰信号影响的Q端的输出波形，并与例5.2.2的输出波形比较。设触发器的初始状态为1。

图5.2.6例5.2.3的波形



解(1) 第一个CP的负跳沿前一瞬间J=0，K=1，因此负跳沿产生后触发器的输出状态应为0。
(2) 第二个CP=1的整个作用期间，虽然出现干扰信号，但在负跳沿前的一瞬间，干扰结束，输入信号J=0，K=1没变，因此负跳沿产生后触发器的输出状态仍然为0。
（3） 由于第三、第四个CP的负跳沿前一瞬间输入信号均为J=1，K=0，因此第三、第四个CP负跳沿产生后触发器的输出状态应为1。
（4） 例5.2.3的输出波形如图5.2.6所示。与例5.2.2的输出波形比较，由于例5.2.2是主从JK触发器，虽然输入信号和翻转时刻相同，但在第三个CP=1的作用期间，主从JK触发器出现了一次变化现象，使得输出状态与边沿JK触发器的输出状态产生差别。而第一、第三、第四个CP=1的作用期间，主从JK触发器没有出现一次变化现象，因而输出状态与边沿JK触发器的输出状态相同。
5.2.3集成JK触发器

集成JK触发器的产品较多，以下介绍一种较典型的TTL双JK触发器74LS76。该器件内含两个相同的JK触发器，它们都带有异步置1和清零输入，属于负跳沿触发器，其逻辑符号和引脚分布如图5.2.7所示。如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以示不同触发器的输入、输出信号，比如C1与1J、1K同属一个触发器。74LS76的逻辑功能如表5.2.3所示。76型号的产品种类较多，比如还有主从TTL的7476、74H76、负跳沿触发的高速CMOS双JK触发器HC76等，它们的功能都一样，与表5.2.3基本一致，只是主从触发器与边沿触发器接收输入信号的时间不同。HC76与74LS76的引脚分布完全相同。


图5.2.7JK触发器74LS76



表5.2.3JK触发器74LS76功能表


输入输出

预置SD清零RD时钟CPJKQn+1Qn+1
01×××10

10×××01
11┐└00QnQn
11┐└1010
11┐└0101
11┐└11QnQn


例5.2.4设负跳沿边沿JK触发器的起始状态为0，各输入端的波形如图5.2.8所示，试画出输出波形。
解本例有异步置1信号SD和异步清零信号RD，所以要考虑置1和清零功能。负跳沿边沿JK触发器是在CP脉冲负跳沿发生转换的，当CP脉冲负跳沿与输入信号的变化发生在同一时刻时，其输出状态应由跳变前一刻的输入端状态决定。
（1） 第一个CP正跳时，异步清零信号到来（RD=0），此时，不管J、K信号如何，触发器输出端Q清零。

图5.2.8例5.2.4的波形图


此后，由于CP负跳沿同RD信号跳变（由0跳变1）发生在同一时刻，所以RD应取0，输出端Q仍维持0态。
（2） 第二个CP正跳时，异步置1信号到来（SD=0），此时，不管J、K信号如何，触发器输出端Q置1。此后，由于CP负跳沿同SD信号跳变（由0跳变为1）发生在同一时刻，所以SD应取0，输出端Q仍维持1态。
（3） 第三个CP负跳时，RD=SD=1，J=K=1，所以输出端Q由1变为0。
（4） 第四个CP的情况与第二个CP相同，CP负跳后，输出端Q为1态。
（5） 第五个CP负跳与SD跳变（由1跳变为0）发生在同一时刻，输出端Q本应由SD=1，J=K=1决定，但随后SD=0，所以输出端Q仍维持1态不变。
（6） 第六个CP的情况与第一个CP相同，CP负跳后，输出端Q为0态。
由上述分析得到的输出波形如图5.2.8所示。

5.3边沿D触发器与T触发器

5.3.1边沿D触发器
1. D触发器的逻辑功能

若只取JK触发器输入J=K=D，就构成D触发器。将J=K=D代入JK触发器的特性方程，得


Qn= JQn+ Kn Qn=DQn+ D Qn

Qn+1=D（5.3.1）

式（5.3.1）就是D触发器的特性方程。D触发器的特性表如表5.3.1所示，状态图如图5.3.1所示。由特性表可得出：  D触发器的逻辑功能是置0或置1。

表5.3.1D触发器特性表


DQnQn+1

000

010
101
111



图5.3.1D触发器状态转换图



2. D触发器的电路结构及工作原理

如图5.3.2所示的是边沿D触发器的逻辑电路图和逻辑符号。该触发器由6个与非门组成，其中G1、G2已构成基本RS触发器，SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=0且RD=1时，不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；  当SD=1且RD=0时，触发器的状态为0，SD和RD通常又称为直接置1和置0端。分析工作原理时，设它们均已加入了高电平，不影响电路的工作。工作过程如下。


图5.3.2边沿D触发器的逻辑电路图和逻辑符号


(1) CP=0时，G4、G3被封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至G5和Q4至G6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=D。
    (2) 当CP由0变1时触发器翻转。这时G4、G3已打开，它们的输出Q3和Q4的状态由G5、G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。
    (3) 触发器翻转后，在CP=1时，输入信号被封锁。G4、G3打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0，若Q3=0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS触发器的路径，该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用，故该反馈线称为置0维持线，置1阻塞线。若Q4=0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6的反馈线起到使触发器维持在1状态的作用，称为置1维持线，Q4输出至G3输入的反馈线起到阻止触发器置0的作用，称为置0阻塞线。因此，该触发器常称为维持阻塞触发器。
总之，该触发器是在CP正跳沿前接收输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁，三步都是在正跳沿前后完成的，所以是正跳沿D触发器，属边沿触发器。
例5.3.1在如图5.3.2所示的边沿D触发器中，CP、D、SD、RD的波形如图5.3.3所示，试画出输出Q的波形，设触发器的初始状态为0。

图5.3.3例5.3.1的图



解由于如图5.3.2所示的边沿D触发器是正跳沿D触发器，所以触发器在时钟的正跳沿接收输入信号D，并可触发翻转，正跳沿后输入即被封，输出保持不变；  又因为SD、RD波形中有置1、置0信号，且不受时钟控制，所以一旦出现置1或置0的信号，触发器即刻被置1或置0。若没有置1或置0的信号，当时钟的正跳沿到来，触发器的状态即为时钟脉冲正跳沿到来前瞬间D的状态。输出Q的波形如图5.3.3所示。
3. 集成D触发器
集成D触发器的定型产品种类比较多，这里介绍双D触发器74HC74，由逻辑符号(如图5.3.4（a）所示)和功能表(如表5.3.2所示)都可以看出，74HC74是带有异步预置、清零输入及正跳沿触发的边沿触发器。


图5.3.4边沿D触发器



表5.3.274HC74功能表


输入输出

预置SD清零RD时钟CPDQn+1Qn+1

01××10
10××01
11┍┙001
11┍┙110
110×Qn Qn



5.3.2边沿T触发器

D触发器取用了JK触发器两个输入信号不相等时的状态，若取用JK触发器两个输入信号相等时的状态，即J=K=T，则触发器的状态为

Qn+1= TQn+T Qn=T⊕Qn（5.3.2）


这就是T触发器的特性方程。由特性方程可知，T=1，Qn+1=Qn，触发器为计数状态，T=0，Qn+1= Qn，触发器为保持状态。T触发器特性如表5.3.3所示，状态转换图如图5.3.5所示。



表5.3.3T触发器特性表


TQnQn+1

000

011
101
110


事实上，只要将JK触发器的J、K端连接在一起作为T端，就构成了T触发器，因此T触发器没有专门设计的定型产品，T触发器的逻辑符号如图5.3.6所示。



图5.3.5T触发器状态转换图




图5.3.6正跳沿T触发器的逻辑符号





5.4触发器的建立时间和保持时间


对于边沿触发器，由于接收输入信号、触发翻转、封锁输入是在同一时刻完成的，为使触发器可靠工作，在触发器输入信号与时钟脉冲有效边沿之间应该有个严格的关系。以正跳沿D触发器为例，为使D触发器同步置1，D端1的值应在时钟有效边沿之前就建立起来。要求在时钟有效边沿之前建立D值的最小时间称为建立时间tset。为完成D触发器的可靠置1，在时钟有效边沿之后，D端的1值还应保持一段时间。要求D值在时钟有效边沿之后保持的最小时间称为保持时间th。图5.4.1是正跳沿D触发器时钟有效边沿同建立时间tset和保持时间th关系的示意图。手册上对建立时间和保持时间都有明确的规定。例如74LS74同步置1时，tset=25ns，th=5ns，同步置0时，tset=20ns，th=5ns。


图5.4.1正跳沿D触发器的建立时间和保持时间



5.5触发器的功能转换

前面我们对触发器的各种逻辑功能和结构形式进行了讨论。对于同一逻辑功能可以用不同电路结构的触发器来实现，例如主从JK触发器和边沿JK触发器，两者逻辑功能相同，电路的结构形式不同。反过来，同一触发器可以进行功能转换。例如通过逻辑功能的函数表达式分析便可直接将JK触发器转换成D触发器或T触发器，这种方法称为代数转换法,它不是通用的方法。通用的方法称为图表转换法，它是利用驱动表和卡诺图求得转换表达式，最后得到的转换电路图。
例5.5.1试用图表法将D触发器转换为JK触发器。
解（1） 列出D触发器和JK触发器的驱动表，如表5.5.1所示。


表5.5.1D触发器和JK触发器的驱动表



QnQn+1DJK


0000×
0111×
100×1
111×0
（2） 写出转换表达式D=f(Qn，J，K)。为此由表5.5.1画出D的卡诺图，如图5.5.1（a）所示，化简后得到转换表达式，即


D=JQn+KQn=JQn·KQn




图5.5.1例5.5.1的卡诺图和逻辑电路图


(3) 画出转换逻辑电路图如图5.5.1（b）所示。

例5.5.2电路如图5.5.2所示，该电路完成何种功能?



图5.5.2例5.5.2图



解由图5.5.2可写出D触发器的输入端表达式，由于该信号是触发器的驱动信号，故称输入端表达式为驱动方程，即




D= (A+Qn)BQn=(A+Qn)(B+Qn)=AB+AQn+BQn=AQn+BQn




整个电路的状态为



Qn+1=D=AQn+BQn


与JK触发器特性方程Qn+1=JQn+KQn比较，得J＝A，K=B,因此该电路完成JK触发器功能。

5.6小结

（1） 触发器和门电路不同，对于以前所述的各种门电路，若输入为窄脉冲，则输出也为等宽的窄脉冲。对于触发器，若输入为窄脉冲，则输出为直流电平。换言之，门电路是没有惯性的，而触发器是有惯性的，有记忆能力的，它能够长期地保持一个二进制状态(只要不断掉电源)，直到输入信号引导它转换到另一个状态为止。
（2） 按电路结构分类有基本RS触发器、同步触发器、主从触发器和边沿触发器。它们的触发翻转方式不同，基本RS触发器属于电平触发，同步触发器和主从触发器属于脉冲触发，主从触发器和边沿触发器是脉冲边沿触发，可以是正跳沿触发，也可以是负跳沿触发。主从触发器和边沿触发器的翻转虽然都发生在脉冲跳变时，但对加入输入信号的时间有所不同，对于主从触发器，如果是负跳变触发，输入信号必须在正跳变前加入，而边沿触发器可以在触发沿到来前(只要满足建立时间)加入。
（3） 按功能分类有RS触发器、JK触发器、T触发器和D触发器。RS触发器存在约束条件，T触发器和D触发器的功能比较简单，JK触发器的逻辑功能最为灵活，由它可以作为RS触发器使用，也可以方便地转换成T触发器和D触发器。在分析触发器的功能时，一般可用功能表、特性方程和状态图来描述其逻辑功能。
（4） 电路结构和触发方式与功能没有必然的联系。例如JK触发器既有主从式的，也有边沿式的。主从式触发器和边沿触发器都有RS、JK、D功能触发器。实现触发器功能转换的方法有代数转换法和图表转换法。
（5） 本章讨论的触发器有一个共同的特点就是触发器的输出有两个稳定的状态，因此这类触发器统称为双稳态触发器。常用双稳态触发器的逻辑符号及特性方程如图5.6.1所示。



基本RS触发器




低电平基本RS触发器

特性方程

Qn+1=S+RQn

S+R=0


主从RS触发器





特特性方程

Qn+1=S+RQn

SR=0


JK触发器









特性方程

Qn+1=JQn+KQn


D触发器



特性方程

Qn+1=D

T触发器




特性方程

Qn+1=TQn+TQn

图5.6.1双稳态触发器的逻辑符号及特性方程

习题


51试画出由与非门组成的基本RS触发器输出端Q、Q的电压波形，输入端R、S的电压波形如图题5.1所示。



图题5.1




52将如图题5.2所示的波形加在基本RS触发器上，试画出Q和Q波形(设初态为0)。


图题5.2




53试画出正脉冲同步RS触发器Q和Q端的电压波形。假定触发器的初始状态为0，输入波形如图题5.3所示。
54试画出负跳沿主从RS触发器Q和Q端的电压波形。假定触发器的初始状态为0，输入波形如图题5.4所示。


图题5.3





图题5.4




图题5.5



55将如图题5.5所示波形加在以下触发器上，试画出触发器输出Q的波形(设初态为0)。
(1) 正脉冲时钟RS触发器。
(2) 负跳沿主从RS触发器。
56已知负跳沿主从JK触发器输入端J、K和CP的电压波形如图题5.6所示，试画出Q和Q端对应的电压波形。设触发器的初始状态为Q=0。
57负跳沿主从JK触发器的输入波形如图题5.7所示，画出触发器输出Q的波形(设初态为0)。



图题5.6




图题5.7



58将如图题5.8所示的波形加在以下三种触发器上，试画出输出Q的波形(设初态0)。 
(1) 正跳沿JK触发器；  
(2) 负跳沿JK触发器；  
(3) 负跳沿主从JK触发器。


图题5.8


59将如图题5.9所示的波形加在以下触发器上，试画出触发器输出Q的波形(设初态为0)。
(1) 正跳沿D触发器；  
(2) 负跳沿D触发器。


图题5.9



510将如图题5.10所示的波形加在以下触发器上，试画出输出Q的波形(设初态0)。  
(1) 正跳沿T触发器；  
     (2) 负跳沿T触发器。


图题5.10



511根据CP波形，画出图题5.11中各触发器输出Q的波形(设初态为0)。


图题5.11



512触发器电路如图题5.12(a)所示，试根据如图题5.12(b)所示的输入波形画出Q1～Q4的波形。




图题5.12





图题5.12（续）


513触发器电路如图题5.13(a)所示，试根据图如题5.13(b)所示的输入波形画出Q1、Q2的波形(设初态为0)。


图题5.13



514触发器组成的电路如图题5.14所示，试根据D和CP波形画出Q的波形(设初态为0)。
515D触发器逻辑符号如图题5.15所示，用适当的逻辑门将D触发器转换成T触发器、RS触发器和JK触发器。



图题5.14




图题5.15



516试将主从RS触发器转换成T触发器。
517逻辑电路和各输入信号波形如图题5.17所示，画出各触发器Q端的波形。各触发器的初始状态为0。



图题5.17



518电路和输入信号波形如图题5.18所示，画出各触发器Q端的波形。各触发器的初始状态为0。


图题5.18



519逻辑电路如图题5.19所示，已知CP和A的波形，试画出Q1和Q2的波形。触发器的初始状态均为0。


图题5.19



520逻辑电路如图题5.20所示，已知CP和RD的波形，画出触发器Q1和Q2端的波形。


图题5.20



521两相脉冲产生电路如图题5.21所示，试画出在CP作用下φ1和φ2的波形，并说明φ1和φ2的相位差。各触发器的初始状态为0。


图题5.21


522试画出如图题5.22所示电路的输出（Q2、Q1和Z）波形图，设初态Q2=Q1。



图题5.22


523逻辑电路如图题5.23所示，已知CP和A的波形，画出触发器Q1、Q2、B和C端的波形。


图题5.23


524逻辑电路如图题5.24所示，已知CP和A的波形，画出触发器Q1、Q2、B和C端的波形。


图题5.24