第1章数字电子学导论
1.1预览
在一个数字系统中，信息只用离散或量化的形式表示。通常，只使用两种离散状态，分别记为逻辑0和逻辑1。适用于二进制系统的代数由乔治·布尔(George Boole，1815—1864)发明，称为布尔代数。本教材不直接使用布尔代数，然而对布尔代数有所了解将有助于数字集成电路的分析和设计。本章将直接讲述基本的布尔运算和与之相关的逻辑门。
1.2逻辑函数和逻辑门
三种基本的逻辑或布尔运算为“非”“与”“或”。这些运算可以用真值表描述。
“非”函数的真值表和逻辑门符号如图1.1(a)所示。输出变量上方的横线表示“非”函数，或者反函数。由于一个变量只允许有两种状态，如果A＝0，则=1。逻辑门输出端的小圆圈表示逻辑反。如图所示，这个逻辑门也称为反相器。

图1.1(b)给出“与”函数的真值表、逻辑门符号及逻辑式。只有当两个输入都为逻辑1时，才产生逻辑1输出； 否则，输出为逻辑0。
“或”运算的真值表、逻辑门符号和逻辑式如图1.1(c)所示。此时，如果A=1或者B=1，或者两个输入都为逻辑1，就产生逻辑1输出。


另外两种经常使用的逻辑函数为“与非”和“或非”。“与非”是“与”运算的反，“或非”是“或”运算的反。这些函数的真值表和逻辑门符号如图1.2所示。同样，每个逻辑门输出端的小圆圈表示逻辑反。



最后，还有两种在数字设计中很有用的逻辑函数，分别是 “异或”和“同或”。虽然这些逻辑函数可以由基本函数组合得到，但它们也有自己的逻辑门符号。这些运算的真值表、逻辑门符号和逻辑式如图1.3所示。在“异或”运算中，当A=1或者B=1，但并非两者都为逻辑1时，输出为逻辑1。“同或”是“异或”函数的反。


图1.1真值表、逻辑门符号和逻辑式




图1.2真值表、逻辑门符号和逻辑式




图1.3真值表、逻辑门符号和逻辑式


接下来，介绍具有两个输入变量的基本逻辑函数和逻辑门，虽然多于两个变量也是可能的。实际上由于晶体管尺寸和输入电容效应，输入变量的个数一般限制为最多4个。




1.3逻辑电平
数字电路中的逻辑0和逻辑1状态用两个不同的电压值表示。本教材使用正逻辑，也即用更正的电压表示逻辑1状态，用更负的电压表示逻辑0状态。实际的电压可正可负，图1.4给出表示正逻辑的3种可能的输出电压组合。虽然也存在如图1.4(c)所示的例子，图1.4(a)所示的情况最为常见。在某些情况下，图1.4(a)所示的逻辑0电平可能实际上为0V。


图1.4表示正逻辑的三种可能的输出电压组合

1.4噪声容限
在一个理想的数字系统中，逻辑1用明确定义的电压VOH表示，逻辑0用明确定义的电压VOL表示。而在实际数字系统中，由于各种各样的因素，包括温度变化、电路制作误差、负载效应和噪声等，表示这两种逻辑状态的电压值可能会变化。
在数字电路输入端，用一个电压范围表示两个二值状态中的每一个，如图1.5所示。为了不产生逻辑误差，必须对数字系统中传输的电平值进行重建。电压VIH是可以被识别为逻辑1的最低输入电压，而VIL是可以被识别为逻辑0的最高输入电压。这些输入电压产生的输出电压范围如图1.5所示。在一个反相器电路中，输入VIL产生输出VOHU，输入VIH产生输出VOLU。于是，噪声容限的定义如图1.5所示。接下来，将在具体电路的分析中更详细地讨论噪声容限。


图1.5表示逻辑1和逻辑0的电压范围以及噪声容限的定义


1.5传输延迟时间和开关时间
逻辑门的开关特性一般用其传输延迟时间描述。数字电路延迟时间的标准定义如图1.6所示。从输入到输出的传输延迟时间定义为输入和输出脉冲波形50%的点之间的时间差，记为τPHL和τPLH。


图1.6数字延迟时间和传输延迟时间的标准定义


此外，逻辑门输出由“高”到“低”和由“低”到“高”的转换时间，定义为输出波形10%和90%的点之间的时间差，记为τHL和τLH。
1.6小结
本书的具体数字逻辑电路将使用这些概念，计算机逻辑设计课程的读者应该已经熟悉所有这些概念。







第2章MOSFET数字电路

本章介绍数字系统设计中常用的MOSFET数字集成电路的基本概念。由于CMOS电路体积小、功耗低，使得逻辑和存储电路的集成度可以更高。JEFT逻辑电路是非常专用的电路，在此不作介绍。
NMOS逻辑电路的讨论将作为数字系统分析和设计的导论。尽管这项技术年代久远，由于只涉及晶体管的一种类型(N沟道)，与同一电路中设计两种类型的晶体管相比，它的分析更为直截了当。这部分讨论也将作为CMOS技术优越性的基础。
本章首先分析基本的数字逻辑电路，例如或非门和与非门； 其次讨论其他逻辑电路，例如触发器、移位寄存器和加法器； 最后讨论存储器、A/D和D/A转换器。

预览
在本章，将： 
 分析和设计NMOS反相器。
 分析和设计NMOS逻辑门电路。
 分析和设计CMOS反相器。
 分析和设计静态CMOS逻辑门电路。
 分析和设计时钟控制的CMOS逻辑门电路。
 分析并理解NMOS和CMOS门电路的传输特性。
 分析并理解移位寄存器的特性和各种触发器的设计。
 讨论半导体存储器。
 分析和设计随机存储器(RAM)单元。
 分析只读寄存器(ROM)。
 讨论A/D和D/A转换器的基本概念。
 作为一个应用，设计一个静态CMOS逻辑门电路，实现指定的逻辑函数。

2.1NMOS反相器
目标： 分析和设计NMOS反相器
反相器是大多数MOS逻辑电路的基本电路。通过NMOS反相器的直流分析结果，可以了解NMOS逻辑电路中所使用的设计方法。之后，可以直接将反相器中建立的概念扩展到或非门和与非逻辑门。还与其他反相器负载器件在功耗、封装密度和传输特性等方面进行比较。




2.1.1N沟道MOSFET回顾
《电子电路分析与设计——半导体器件及其基本应用》
第3章研究了MOS晶体管的结构、工作原理和特性。本节将快速回顾N沟道MOSFET的特性，重点是对数字电路的设计很重要的特性。
图2.1(a)所示为简化的N沟道MOSFET，图2.1(b)给出N沟道MOSFET更为详细的剖面图。晶体管的有效区是半导体的表面区域，它包含两个高掺杂的n+源极和漏极区域，以及P型沟道区。沟道长度为L，宽度为W。衬底是单晶硅片，它不但是电路制造的基础材料，也为集成电路提供物理支撑。


图2.1


在一个集成电路中，所有N沟道晶体管都在同一个P型衬底材料上制作。衬底连接到电路的最低电位，在数字电路中通常为地，即0V。然而，很多MOS晶体管的源极电位并不为0V，这意味着源极和衬底之间存在一个反向偏置PN结。当源极和衬底电位不相等时，晶体管的开启电压就为源极衬底间电压的函数。在确定数字电路的逻辑电平时，必须考虑这个基体效应。
1. 伏安特性
N沟道MOSFET的伏安特性是其电气和几何特性的函数。若晶体管偏置在非饱和区，当
vGS>VTN且vDS≤(vGS-VTN)时，可以写出


iD=Kn［2(vGS-VTN)vDS-v2DS］
(2.1a)


在饱和区，当vGS≥VTN且vDS≥(vGS-VTN)时，有


iD=Kn(vGS-VTN)2
(2.1b)


转移点分割非饱和区和饱和区，它是漏源间饱和电压，表示为


vDS=vDS(sat)=
vGS-VTN
(2.2)


式(2.1b)中有时包含(1+λvDS)项，它考虑沟道长度调制和有限输出电阻。通常情况下，它对MOS数字电路的工作特性影响不大。除非特别声明，在分析中一般都假设λ为零。
参数Kn为NMOS晶体管的传导参数，由下式给出


Kn=
12μnCox
WL=
k′n2
WL
(2.3)


在特定集成电路中，一般假设所有器件的电子迁移率μn和氧化层电容Cox为常数。

伏安特性与沟道的宽长比即管子的几何尺寸直接相关。一般来说，在给定的IC中，沟道长度L固定，设计者可以控制沟道的宽度W。

由于MOS晶体管是多子器件，MOS数字电路的开关速度受极间电容和对地引线之间电容充放电时间的限制。图2.2给出MOSFET中的主要电容。电容Csb和Cdb分别为源极衬底和漏极衬底间的结电容。总栅极输入电容的一阶近似为常数


Cg=WLCox=
WLεoxtox
(2.4)


其中Cox是单位面积的氧化物电容，它是氧化物厚度的函数。Cox也出现在传导参数的表达式中。
2. 小尺寸效应


图2.2N沟道MOSFET和器件的电容


式(2.1a)、(2.1b)和式(2.2)给出的伏安特性是适用于“长”沟道器件的一阶近似等式。器件设计的趋势是使其尽可能的小，也就是说沟道长度会比1μm更短，沟道宽度也会相应地减小。随着沟道长度的减小，会从几个方面改变MOS晶体管的伏安特性。首先，开启电压成为器件几何尺寸的函数，与沟道长度相关，设计器件时必须考虑这一影响因素。第二，载流子速度饱和使得饱和模式的电流比式(2.1b)中所给出的要小，这个电流不再是栅源间电压的二次函数，而是电压的线性关系。沟道长度调制意味着电流比理想方程所给出的要大。第三，由于电子迁移率是栅极电压的函数，当栅源间电压增加时，电流将比预计值小。所有这些效应都将使分析变得复杂。
不过，仍然可以用一次方程求解MOSFET逻辑电路的基本特性。将在逻辑电路的设计中使用这些一次方程。通过引入合适的器件模型，还可以借助计算机仿真确定小器件尺寸的影响。
2.1.2NMOS反相器的传输特性
由于反相器是大多数逻辑电路的基础，本节将介绍NMOS反相器，并建立三种带不同负载的反相器的直流传输特性。这些讨论将涉及电压传输函数，并定义逻辑电平的最大值和最小值。
1. 带电阻负载的NMOS反相器
图2.3(a)所示为由单个NMOS晶体管和一个电阻组成的反相器。晶体管的特性和负载线如图2.3(b)所示，同时给出分割饱和区和非饱和区的曲线。下面通过研究晶体管偏置在哪个区域，确定反相器的电压传输特性。


图2.3


当输入电压小于或等于开启电压，即vI≤VTN时，晶体管截止，iD=0，输出电压
vO=VDD。这个最大输出电压定义为逻辑1。当输入电压刚好大于vTN时，晶体管导通，偏置在饱和区，输出电压为


vO=
VDD-iDRD
(2.5)


其中漏极电流为


iD=Kn(vGS-VTN)2=
Kn(vI-VTN)2
(2.6)


联合求解式(2.5)和式(2.6)可得


vO=VDD-KnRD(vI-VTN)2
(2.7)


当晶体管偏置在饱和区时，该式给出输入和输出的关系。
当输入电压增大时，Q点将沿负载线上升。在转移点处


VOt=VIt-
VTN(2.8)


其中VOt和VIt分别为转移点的漏源和栅源间电压。将式(2.8)代入式(2.7)，可以求得转移点输入电压为


KnRD(VIt-VTN)2+
(VIt-VTN)-VDD=0
(2.9)


当输入电压大于VIt时，Q点继续沿负载线上升，晶体管将偏置在非饱和区，此时漏极电流为


iD=Kn［2(vGS-VTN)vDS-v2DS］=
Kn［2(vI-vTN)vO-v2O］
(2.10)


联合求解式(2.5)和式(2.10)，可得


vO=VDD-KnRD
［2(vI-VTN)vO-v2O］
(2.11)


当晶体管偏置在非饱和区时，该式给出输入和输出的关系。
图2.4给出这个反相器在三个不同阻值下的电压传输特性。图中同时给出与式(2.8)相对应的曲线，它对晶体管的饱和和非饱和偏置区进行分割。由图可见，当负载电阻增加时，与输入高电平对应的输出电压的最小值(即逻辑0)减小，而高输入和低输入之间的转折区的陡峭程度变大。


图2.4电阻负载NMOS反相器的电压传输特性，使用例题2.1中的参数和三个不同阻值



需要注意，在集成电路中很难制作大电阻。反相器中使用大阻值的电阻，不仅可以限制输出电流和功耗，还可使输出低电平的电压值VOL变得更小。然而，在标准MOS制作工艺中，它也需要更大的芯片面积。为了避免这个问题，可以使用MOS晶体管代替电阻作为负载器件，后续章节将进行讨论。

例题2.1
求解电阻负载NMOS反相器的转移点、最小输出电压、最大漏极电流和最大功耗。
图2.3(a)所示电路的参数为VDD=2.5V，RD=20kΩ。晶体管参数为VTN=0.5V，Kn=0.3mA/V2。
解： 由式(2.9)可以求得转移点的输入电压



(0.3)(25)(VIt-0.5)2+(VIt-0.5)-2.5=0


求得


VIt-0.5=0.515V即
VIt=1.015V


转移点的输出电压为


VOt=VIt-VTN=1.015-0.5=0.515V


当输入为高电平，vI=2.5V时，由式(2.11)可以求得输出电压


vO=2.5-(0.3(25)［2(2.5-0.5)vO-v2O］


求得输出低电平为


vO=vOL=82.3mV


反相器的最大漏极电流出现在vO=VOL处，其值为


iD,max=
2.5-0.082325=96.7μA


反相器的最大功耗为


PD,max=iD,max·VDD=
0.0967×2.5=0.242mW


点评： 输出低电平VOL的值小于开启电压VTN，因此，当反相器的输出用于驱动另一个类似的反相器时，负载反相器的驱动晶体管将截止，输出为高电平，这正是所期望的状态。将对三种基本NMOS反相器的最大漏极电流和最大功耗进行比较。
练习题2.1图2.3(a)所示电路中，偏置电压VDD=3V，假设晶体管参数为
k′n=100μA/V2，W/L=4，VTN=0.5V。①当vI=3V时，求解使vO=0.1V时的RD值。②利用①中结果，求解反相器的最大漏极电流和最大功耗。③利用①中结果，求解驱动晶体管的转移点。
答案： ①RD=29.6kΩ； ②iD,max=0.098mA，PD,max=0.294mW； ③VIt=1.132V，VOt=0.632V。
将N沟道增强型MOSFET的栅极连接到漏极，可以用作NMOS反相器的负载器件。可以发现，当
vGS=vDS≥VTN时，晶体管始终工作在饱和区，漏极电流为


iD=Kn(vGS-VTN)2=
Kn(vDS-VTN)2
(2.12)


继续忽略输出电阻和λ参数的影响。
图2.5(a)所示为带增强型负载器件的NMOS反相器。驱动晶体管的参数表示为VTND和KD，负载晶体管参数表示为VTNL和KL。衬底的连接未在图中给出。后面分析中将忽略衬底的基体效应，并假设所有开启电压均为常数。这些假设对基本分析和反相器的特性均无太大影响。
图2.5(b)给出驱动晶体管的特性和负载曲线。当反相器的输入电压低于驱动晶体管的开启电压时，驱动晶体管截止，漏极电流为零。由式(2.12)可得


iDL=0=
KL(vDSL-VTNL)2
(2.13)




图2.5


由图2.5(a)可见vDSL=VDD-vO，即


vDSL-VTNL=
VDD-vO-VTNL=0
(2.14a)


于是，最大输出电压为


vO,max≡VOH=VDD-VTNL
(2.14b)


对于带增强型负载的NMOS反相器，最大输出电压，即逻辑1电平，并不能达到VDD的大小。图2.5(b)中的负载线给出截止点。

当输入电压刚好大于开启电压VTND时，驱动晶体管导通，偏置在饱和区。稳态时，由于输出端连到其他MOS晶体管的栅极，两个漏极电流相等，即iDD=iDL，也可以表示为


KD(vGSD-VTND)2=
KL(vGSL-VTNL)2
(2.15)


式(2.15)以单个晶体管参数表示。若用输入电压和输出电压表示，上式可以变为


KD(vI-VTND)2=
KL(VDD-vO-VTNL)2
(2.16)


求得输出电压为


vO=VDD-VTNL-
KDKL
(vI-VTND)
(2.17)


随着输入电压的增加，驱动晶体管的Q点将沿负载线上移，输出电压随vI线性减小。
在驱动晶体管的转换点，有



vDSD(sat)=vGSD-VTND


即


VOt=VIt-VTND
(2.18)


将式(2.18)代入式(2.17)，可得转移点的输入电压为


VIt=
VDD-VTNL+VTND
1+
KDKL


1+KDKL

(2.19)


当输入电压变得比VIt大时，驱动晶体管的Q点将沿着负载线继续上升，驱动晶体管进入非饱和区。由于驱动和负载晶体管的漏极电流依然相等，即iDD=iDL，于是有


KD［2(vGSD-VTND)vDSD-v2DSD］=
KL(vDSL-VTNL)2
(2.20)


将式(2.20)写成输入电压和输出电压形式，可得


KD［2(vI-VTND)vO-v2O］=
KL(VDD-vO-VTNL)2
(2.21)


显然，在此区域内vI和vO不再是线性关系。
图2.6给出3种KD/KL比值下反相器的电压传输特性。KD/KL比值为几何尺寸比，它与驱动和负载晶体管的宽长比参数有关。

图2.6饱和负载NMOS反相器的电压传输特性，使用例题2.2的参数和3种尺寸比



图中也给出与式(2.18)对应的划分驱动晶体管饱和区和非饱和区的分界线。不难发现，与输入高电平对应的输出电压的最小值，即逻辑0的电平值，随着KD/KL比值的增大而减小。随着负载晶体管宽长比的减小，等效电阻将增大，也就是说传输特性的一般性质与电阻负载一样。然而，此时的输出高电平为



VOH=VDD-VTNL


当驱动晶体管偏置在饱和区时，通过将式(2.17)对vI求导，可以得到传输特性曲线的斜率，即反相器的增益。可以看到


dvO/dvI=-
KD/KL


当宽长比大于1时，反相器增益的幅值也大于1。在某些区域，反相器的传输特性呈现出增益大于1特性的逻辑电路，在一些应用场合也被称为恢复逻辑系列。因为某种原因一个电路的逻辑信号变差，但能够被下一个逻辑电路的增益所恢复，恢复逻辑电路因此而得名。
例题2.2
(1) 目标： 设计一个NMOS反相器，满足一组指标要求，并求解反相器的功耗。

(2) 设计指标： 设计如图2.5(a)所示的饱和负载NMOS反相器，使得vI=2.0V时，vO=0.1V。电路的偏置电压VDD=2.5V(忽略衬底的基体效应)。
(3) 器件选择： 可提供参数为VTN=0.5V、k′n=100μA/V2的晶体管。
解： 忽略基体效应时，最大输出电压(定义为逻辑1)为


VOH=VDD-VTNL=2.5-0.5=2.0V



当vI=2.0V时，驱动晶体管偏置在非饱和区，而负载晶体管始终偏置在饱和区。令两个晶体管的漏极电流相等，利用式(2.21)可得


KD［2(2.0-0.5)×0.1-(0.1)2］=KL(2.5-0.1-0.5)2


即


KDKL=12.4



若选择(W/L)L=1，则由于


KDKL=
(W/L)D(W/L)L



可得
WLD=12.4。


反相器的最大电流出现在vO=VOL=0.1V处，可由下式计算


iD,max=
k′n2·
WLD
［2(vI-VTND)vO-v2O］

=0.12×12.4×［2(2.0-0.5)×0.1-(0.1)2］=
0.180mA


反相器的最大功耗为


PD,max=
iD,max·VDD=
0.18×2.5=0.45mW


点评： 在增强型负载NMOS反相器中，为了获得相对较低的输出电压VOL，驱动晶体管和负载晶体管的尺寸需要有较大的差别。由于负载晶体管的宽长比不能显著减小，最大功耗也不能显著低于0.45mW。
练习题2.2图2.5(a)所示的增强型负载NMOS反相器偏置在VDD=3V。晶体管参数为k′n=100μA/V2，VTND=VTNL=0.4V，(W/L)D=16，(W/L)L=2。①求解
VI分别为0.1V和2.6V时的vO。②求解反相器的最大电流和最大功耗。③求解驱动晶体管的转移点。
答案： ①vO=2.6V，vO=0.174V； ②iD,max=0.589mA，
PD,max=1.766mW； ③VIt=1.08V,VOt=0.68V。
2. 带耗尽型负载的NMOS反相器
耗尽型MOSFET也可以用作NOMS反相器的负载器件。图2.7(a)所示即为带耗尽型负载的NMOS反相器电路。耗尽型晶体管的栅极和源极连接在一起。驱动晶体管仍为增强型器件。和前面一样，驱动晶体管参数为VTND(VTND>0)和KD，负载晶体管参数为VTNL(VTNL<0)和KL。同样，未给出衬底的连接。由于两个器件的开启电压不相等，这个反相器的制作工艺比增强型负载反相器要复杂。然而，将会看到的是，由于这种反相器拥有诸多优点，增加制作工艺步骤还是值得的。该反相器是很多微处理器和静态存储器的设计基础。



图2.7


忽略衬底的基体效应，耗尽型负载的电流电压特性如图2.7(b)所示。由于栅极和源极相连，vGSL=0，负载的Q点位于这条曲线上。
图2.7(c)所示为驱动晶体管的特性和理想的负载线。当反相器的输入低于驱动晶体管的开启电压时，驱动晶体管截止，漏极电流为零。由图2.7(b)可见，当iD=0时，负载晶体管的漏源间电压必定为零； 因此，当vI≤VTND时，vO=VDD。耗尽型负载反相器优于增强型负载反相器的地方是它的高输出电压，即逻辑1电平为VDD。
当输入电压刚好高于驱动晶体管的开启电压VTND时，驱动晶体管导通，偏置在饱和区，而负载晶体管工作在非饱和区。Q点位于图2.7(c)所示负载线上的A、B两点之间。仍然假设驱动晶体管和负载晶体管的漏极电流相等，即iDD=iDL，这意味着


KD［vGSD-VTND］2=
KL［2(vGSL-VTNL)vDSL-v2DSL］
(2.22)


将式(2.22)用输入电压、输出电压表示，有


KD［vI-VTND］2=
KL［2(-VTNL)(VDD-vO)-(VDD-vO)2］
(2.23)


当驱动晶体管工作在饱和区且负载晶体管工作在非饱和区时，该式给出NMOS反相器的输入电压和输出电压的关系。
耗尽型负载NMOS反相器具有两个转移点： 一个是负载晶体管的，另一个是驱动晶体管的，分别对应于图2.7(c)中的B、C两点。负载晶体管的转移点由下式给出


vDSL=
VDD-VOt=vGSL-VTNL=-
VTNL
(2.24a)


即


VOt=VDD+VTNL
(2.24b)


由于VTNL为负值，转移点的输出电压低于VDD。驱动晶体管的转移点由下式给出


vDSD=vGSD-VTND


即


VOt=VIt-VTND
(2.25)


当Q点落于负载线的B、C两点之间时，驱动晶体管和负载晶体管都偏置在饱和区，并有


KD(vGSD-VTND)2=
KL(vGSL-VTNL)2
(2.26a)


即


KDKL
(vI-VTND)=-
VTNL
(2.26b)


式(2.26b)表明，当Q点经过该区域时，输入电压为常数。图2.7(c)中也给出了这个效果，B和C之间的负载线为vGSD常数。(如果考虑衬底的基体效应，这一特性会有所改变。)
当输入电压大于式(2.26b)所给出的电压时，驱动晶体管工作在非饱和区，负载晶体管工作在饱和区，Q点落在图2.7(c)所示负载线的C、D点之间。令两个晶体管的漏极电流相等，可得


KD［2(vGSD-VTND)vDSD-v2DSD］=
KL（vGSL-VTNL）2
(2.27a)


整理可得


KDKL
［2(vI-VTND)vO-v2O］=
(-VTNL)2
(2.27b)


该式表明，在这个区域，输入和输出电压不再是线性关系。

图2.8给出这个反相器在3种不同KD/KL比值下的电压传输特性，同时也分别画出了驱动晶体管和负载晶体管分别由式(2.24b)和式(2.25)给出的转移点轨迹。


图2.8耗尽型负载NMOS反相器在3种KD/KL比值下的电压传输特性


例题2.3
(1) 目标： 设计一个NMOS反相器，满足一组指标要求，并求解反相器的功耗。
(2) 设计指标： 待设计的耗尽型负载NOMS反相器如图2.7(a)所示，要求当vI=2.5V时，vO=VOL=0.10V。电路偏置在VDD=2.5V。(忽略衬底的基体效应。)
（3） 器件选择： 可提供工艺传导参数k′n=100μA/V2的晶体管。驱动晶体管的开启电压VTND=0.5V，负载晶体管的开启电压VTNL=-1V。
解： 当vI=2.5V时，驱动晶体管偏置在非饱和区，而负载晶体管偏置在饱和区。由式(2.27(b))可得


KD［2×(2.5-0.5)×0.1-(0.1)2］=KL［0-(-1)］2



求得KDKL=2.56。
若选择(W/L)L=1，则有


KDKL=
（W/L）D（W/L）L
2.56=
(W/L)D1
WLD=2.56


最大电流出现在输出为低电平时，因此，由负载晶体管可得


iD,max=
k′n2·
WLL(0-VTNL)2=
1002
×1×［0-(-1)］2=50μA


最大功耗为


PD,max=iD,max·
VDD=
50×2.5=125μW



点评： 对于耗尽型负载NMOS反相器，即使驱动晶体管和负载晶体管的尺寸差异不大，也可以得到相对较低的输出电压VOL。由于其几何尺寸比更小，该反相器的功耗显著低于增强型负载反相器。

折中考虑： 以上三种NMOS反相器的静态分析清晰地表明了耗尽型负载反相器的优势。在给定的负载器件尺寸下，为产生给定的低输出电压，驱动晶体管的尺寸更小，于是就可以在给定的芯片面积上制作出数量更多的反相器。此外，由于功耗更低，在给定的电路总功耗下，一个芯片上可以集成更多的反相器。
练习题2.3图2.7(a)所示的耗尽型负载NMOS反相器偏置在
VDD=3V。晶体管参数为k′n=100μA/V2，VTND=0.4V，VTNL=-0.8V，(W/L)D=6，(W/L)L=2。①求解当vI=3V时的vO，忽略基体效应。②求解反相器的最大电流和最大功耗。③求解驱动晶体管和负载晶体管的转移点。
答案： ①vO=0.0414V；  ②iD,max=0.064mA，PD,max=0.192mW； ③驱动晶体管： VIt=0.862V，VOt=0.462V； 负载晶体管VIt=0.862V，VOt=2.2V。
2.1.3衬底的基体效应
到目前为止，都忽略衬底的基体效应，并假设开启电压为常数。图2.9给出增强型负载和耗尽型负载反相器，所有晶体管的衬底均接地，于是负载晶体管的源极与衬底间的电压不为零。实际上，耗尽型负载的源极电压可以增加到VDD。此时，负载晶体管必须使用考虑基体效应的开启电压计算公式，这将使电压传输特性的计算方程明显变得复杂，使人工分析变得十分麻烦。


图2.9衬底接地的NMOS反相器


例题2.4考虑衬底的基体效应，求解增强型负载NMOS反相器的高输出电压的变化。
图2.9(a)所示的增强型负载NMOS反相器电路中，晶体管参数为VTNDO=VTNLO=0.5V，KD/KL=16。假设反相器偏置在VDD=2.5V，衬底的基体效应系数γ=0.5V1/2，fp=0.365V。
解： 当vI<VTNDO时，驱动晶体管截止，输出高电平。由式(2.14(b))可得，最大输出电压为


vO,max=VOH=VDD-VTNL


其中VTNL为


VTNL=
VTNLO+γ
［2fp+VSB-
2fp］


从图2.9(a)可以看出，VSB=vO，因此，式(2.14(b))可以写为


vO,max=VDD-
{vTNLO+γ［2fp+vO,max-
2fp］}


定义vO,max=VOH，可得


VOH-2.427=-0.5
0.73+VOH


将等式两边取平方，整理可得


V2OH-5.1044
VOH+5.7088=0


求得最大输出电压，即逻辑1的电平值为
VOH=1.655V。
点评： 忽略衬底的基体效应，逻辑1的输出电压为


VOH=VDD-VTNLO=2.5-0.5=2.0V


由此，衬底的基体效应对增强型负载反相器的高电平输出影响很大，这些结果也会影响反相器的噪声容限。
当输出为高电平时，图2.9(b)所示NMOS反相器的耗尽型负载晶体管的源极和衬底电压不相等。而为了使vO,max=VOH=VDD，当驱动晶体管截止时，负载晶体管的漏源间电压必须为零。

计算机仿真： 对图2.9所示的NMOS反相器进行计算机分析，分别忽略或考虑衬底的基体效应。参数为VDD=5V，驱动晶体管的VTNDO=0.8V，饱和型负载晶体管的VTNLO=0.8V，耗尽型负载晶体管VTNLO=-2V。假设基体效应系数为γ=0.9V1/2。
衬底的基体效应对增强型和耗尽型负载反相器的电压传输特性都有影响。图2.10(a)给出增强型负载反相器的电压传输特性。当vI=0时，考虑衬底的基体效应时，输出电压为3.15V，而忽略衬底的基体效应时，该值为4.2V。
图2.10(b)所示为耗尽型负载反相器的电压传输特性。当输出高电平为5V时，不受衬底基体效应的影响，但是转移区域的特性是衬底基体效应的函数。


图2.10忽略和考虑衬底的基体效应时NMOS反相器的电压传输特性


练习题2.4如果衬底的基体效应系数为γ=0.3V1/2，重复例题2.4。
答案： VOH=1.781V。
理解测试题2.1图2.5(a)所示的增强型负载NMOS反相器中，偏置电压为VDD=1.8V，开启电压为VTND=VTNL=0.4V。假设k′n=100μA/V2。设计晶体管的宽长比，使得vI=1.4V时，输出电压为0.12V，且反相器的最大功耗为0.50mW。忽略基体效应。
答案： (W/L)L=3.39，(W/L)D=24.6。
理解测试题2.2图2.7(a)所示的耗尽型负载NMOS反相器偏置在VDD=1.8V。开启电压为VTND=0.4V，VTNL=-0.6V。假设k′n=100μA/V2。设计晶体管，使得vI=1.8V时，最大功耗为0.2mW，输出电压为0.08V。忽略基体效应。
答案： (W/L)L=6.17，(W/L)D=10.2。
理解测试题2.3①利用练习题2.1的结果。假设在一块芯片上制作100,000个电阻负载反相器，每个反相器的输入电压为高电平。求解需要给每个芯片提供的电流值以及最大功耗。②对于增强型负载反相器，重复练习题2.2的①。③对于耗尽型负载反相器，重复练习题2.3的①。
答案： ①I=9.8A，P=29.4W； ②I=58.9A，P=176.6W； ③I=6.4A，P=19.2W。
2.2NMOS逻辑电路
目标： 分析和设计NMOS逻辑门。
通过将并联、串联以及串并联的驱动晶体管进行组合，可以构成NMOS逻辑电路，产生所需要的输出逻辑函数。
2.2.1NMOS或非门和与非门


图2.11带耗尽型负载的2输入NMOS或非逻辑门


NMOS或非逻辑门包含附加的并联驱动晶体管。图2.11所示为带耗尽型负载的2输入NMOS或非逻辑门。如果A=B=逻辑0，则晶体管MDA和MDB都截止，vO=VDD。如果A＝逻辑1且B＝逻辑0，则MDB截止，ML和MDA构成与前所述相同的反相器，输出电压为低电平。同理，如果A＝逻辑0且B＝逻辑1，也构成相同的反相器电路。
如果A=B=逻辑1，则MDA和MDB都导通，两个驱动晶体管并联，输出电压的值略有变化。图2.12给出两个输入电平均为逻辑1时的或非门。根据之前的分析，可以假设两个驱动晶体管都偏置在非饱和区，而负载晶体管偏置在饱和区，于是有


iDL=iDA+iDB


也可以写成一般形式


KL(vGSL-VTNL)2=
KDA［2(vGSA-VTNA)vDSA-v2DSA］

+KDB［2(vGSB-VTNB)vDSB-v2DSB］
(2.28)


如果假设两个驱动晶体管相同，则它们的传导参数和开启电压均相同，即KDA=KDB=KD，VTNA=VTNB=VTND。注意到vGSL=0，vGSA=vGSB=VDD，vDSA=vDSB=vO，式(2.28)可以写为


（-VTNL）2=
2KDKL
［2（VDD-VTND）vO-v2O］
(2.29)


式(2.29)表明如果两个驱动晶体管都导通，组合驱动晶体管的等效宽长比加倍。也就是说，当两个输入均为高电平时，输出电压稍稍变低。


例题2.5求解NMOS或非门的低输出电压。图2.12所示的或非逻辑门偏置在VDD=2.5V。假设晶体管参数为k′n=100μA/V2，VTND=0.4V，VTNL=-0.6V，(W/L)D=4，(W/L)L=1。忽略衬底的基体效应。


图2.12例题2.5的2输入NMOS或非逻辑门


解： 例如，如果A＝逻辑1=2.5V且B＝逻辑0，则MDA偏置在非饱和区，MDB截止。由式(2.27(b))可得输出电压为


KDKL
［2(vI-VTND)vO-v2O］=
(-VTNL)2


即


41
［2(2.5-0.4)vO-v2O］=
［-(-0.6)］2


求得输出电压为vO=21.5mV。
如果两个输入均为高电平，则A=B=逻辑1=VDD=2.5V，由式(2.29)可求得输出电压


(-VTNL)2=2
KDKL
［2(VDD-VTND)vO-v2O］


即


［-(-0.6)］2=2
41
［2(2.5-0.4)vO-v2O］


求得输出电压为vO=10.7mV。
点评： 当只有一个输入为高电平时，NMOS或非门应能获得一个特定的VOL输出电压，这给出逻辑0的最大电压值。当一个以上的输入为高电平时，由于组合驱动晶体管的等效宽长比增大，或非门的输出电压比特定的VOL电压值要小。
练习题2.5输入NMOS或非逻辑门如图2.11所示，令VDD=1.8V。假设晶体管参数为k′n=35μA/V2，VTND=0.4V，VTNL=-0.6V，(W/L)D=5，(W/L)L=1。忽略衬底的基体效应。①求解当A＝逻辑1，B＝逻辑0,以及A＝B＝逻辑1时的VOL。②计算①中所给出的输入条件下电路的功耗。
答案： ①vO=26mV，vO=12.9mV；  ②P＝32.4μW。
NMOS与非逻辑门包含附加的串联驱动晶体管。图2.13所示为带耗尽型负载的2输入NMOS与非逻辑门。如果A=B=逻辑0，或A、B之一为逻辑0，则至少有一个驱动晶体管截止，输出为高电平。如果A=B=逻辑1，则NMOS反相器的复合驱动

图2.13带耗尽型负载的

2输入NMOS

与非逻辑门
晶体管导通，输出为低电平。

由于MDA和MDB的栅源间电压不相等，与非门实际电压VOL的求解比较困难。MDA和MDB必定会调整它们的漏源间电压，使得电流相等。另外，如果考虑衬底的基体效应，则分析将变得更为复杂。由于两个驱动晶体管串联，为了获得给定的VOL，常常假设驱动晶体管的宽长比为NMOS反相器中单个晶体管宽长比的两倍。
图2.14给出2输入或非门和与非门中驱动晶体管的组合宽长比。对于或非门，等效宽度加倍； 对于与非门，等效长度加倍。


图2.142输入NMOS逻辑电路中驱动晶体管的组合宽长比


例题2.6求解NMOS与非门的低输出电压。
图2.13所示的NMOS与非逻辑门偏置在VDD=2.5V。假设晶体管参数为k′n=100μA/V2，VTND=0.4V，VTNL=-0.6V，(W/L)D=8，