第3章〓晶体管基本电路结构 晶体管有共源、共栅和共漏三种基本的连接模式。这里“共”是指输入信号和输出信号的公共参考端，通常连接固定电压，在交流小信号的意义下接地。模拟电路中大部分是这三种基本连接模式的组合，如图31所示。熟练掌握这三种组态的特性是分析复杂电路的基础。同时，本章在介绍三种基本组态电路的基础上，还将介绍共源共栅放大器电路和电流镜电路。共源共栅放大器是一种常见的放大器结构，由共源放大器和共栅放大器两种结构级联构成。电流镜电路也是模拟集成电路设计中的一种基本电路结构，主要用于为放大器提供偏置电流和负载。 图31晶体管连接的三种组态： 共源、共栅与共漏 3.1共源放大器 共源放大器是模拟电路设计中的基本组态结构。图32为共源放大器电路及其对应的简化版小信号模型。根据图32(b)中共源组态放大器电路的小信号模型，可以计算得到共源放大器的传输特性： H（s）=vo（s）vi（s）=-gmR 式中R=RL∥ro，为负载电阻RL与晶体管输出电阻ro的并联。此处忽略了Cgd的影响,包含Cgd影响的完整传递函数表达式详见6.1节。 图32共源电路及其小信号模型 输入阻抗和输出阻抗决定了多个电路模块级联时信号的传输情况。首先分析共源组态的输入阻抗。在输入端利用加压求流法，在低频时可以忽略Cgs，将输入端看作断路，因此低频输入阻抗可以近似为无穷大。接下来计算共源组态的输出阻抗，即在输出端利用加压求流法（忽略负载RL），可以得到共源组态的输出阻抗为ro。可以看到，共源组态有很高的输入阻抗与输出阻抗，是很好的压控电流源。 3.2共栅放大器 当输入信号加在MOS管的源极，栅极连接到公共参考点，在漏极产生输出信号时，这种电路结构称为共栅放大器。经过后面的分析，将看到共栅组态有低输入阻抗与高输出阻抗，因而是一个流控电流源（电流增益为1）。 3.2.1输入输出特性 共栅放大器的电路如图33(a)所示，共栅电路的输入ii是电流形式，电流源的内阻记为Rs。由于采用小信号的线性电路分析方法，输入源可以采用戴维南等效（一个电压源串联一个电阻），也可以采用诺顿等效（一个电流源并联一个电阻）。与共源放大器不同，共栅放大器对输入源进行诺顿等效可以更直观得到其输入输出传递特性。图中RL为负载电阻，晶体管的Cgs和Csb是并联的，Cgd和Cdb是并联的，同时gm和gmb也是并联的，经过化简之后可得到如图33(b)所示的等效小信号模型。 图33共栅电路及其小信号模型 对电路进行进一步简化，忽略负载端的电阻电容，可以得到如图34所示的电路，其中Cs=Cgs+Csb，g′m=gm+gmb。忽略晶体管输出阻抗ro，可以得到 ioii≈g′mg′m+sCs+1Rs≈g′mRs1+g′mRs11+sRsCs1+g′mRs 图34共栅电路简化小信号模型 当g′mRs1时，有 ioii≈11+sCsg′m 可以看到，共栅放大器的电流增益为1，其带宽为g′m/Cs，在后续章节中将了解到这一取值约等于晶体管的特征频率。一般而言，电路的带宽不超过晶体管特征频率，因此共栅放大器可以视为一个宽带的电流缓冲器。 在电路分析过程中，为了便于计算和理解，经常会进行工程近似。通常来说，只要最终手工估算的误差可以控制在±20%范围以内，就认为是可以接受的。高精度的计算通常会交给计算机用高精度器件模型来进行数值求解。 3.2.2输入输出阻抗 首先计算输入阻抗，如图35所示。此处将RL重新加入电路中，这是因为负载会影响输入阻抗。利用加压求流的方法计算电路的输入阻抗，也就是在输入处加入测试电压vtest，然后求解输入电流itest。分别在vo、vtest节点列写KCL方程，整理后可得 vo=1ro+g′m(RL∥ro）vtest≈g′m(RL∥ro）vtest itest=1ro+g′m+sCsvtest-voro 图35求解共栅极的输入阻抗 对上式进一步整理，得到输入导纳为 1Zin=Yin=itestvtest≈g′mroRL+ro1+sCsRL+rog′mro 在低频下，有 Rin≈1g′m1+RLro 当负载RLro时，有 Rin≈1g′m 这是电路设计工程师惯常使用的结果，但需要注意这个结论并不是任何时候都成立。当负载RLro时，有 Rin≈RLg′mro1g′m 这种情形并不广为人知，但在实际电路设计中却并不少见。人们常常习惯性地认为共栅放大器的输入阻抗就是1/gm，与负载无关，这种看法实际上是错误的。 虽然当负载RL较大时，共栅极的输入阻抗并不是1/gm，但是作为一个电流缓冲器，共栅极依然能够显著降低输入阻抗。当不存在共栅放大器时，驱动负载RL时，在输入端看到的等效电阻就是RL； 但是当共栅极存在时，输入等效电阻此时变为RL/(g′mro)，相当于共栅极将输入等效电阻降为原来的1/（g′mro），便于电流的流入，显著减少对输入端电流驱动能力的要求。 接下来分析共栅极的输出阻抗，如图36所示。在输出端用加压求流法计算输出阻抗，计算可以得到 Rout=vtestitest≈Rs（1+g′mro） 当g′mro1时，Rout≈g′mroRs。这种情形下可以直观上理解为输出电阻的倍增效应： 当不存在共栅极时，源阻抗为Rs的源驱动负载，从负载端往回看，输出阻抗为Rs； 当存在共栅极时，输出等效电阻变为g′mroRs，相当于共栅极将输出等效电阻增加了g′mro倍，更像理想电流源。 图36求解共栅极的输出阻抗 总结上述内容，共栅电路的电流增益在很宽的带宽内都接近1，结合其输入阻抗低和输出阻抗高的特性，它是一个很好的电流缓冲级电路。 3.3共源共栅放大器 共源组态晶体管本质上是一个压控电流源，在栅极和源极之间输入电压，在漏极和源极之间产生电流。这个电流通过负载电阻后变成一个放大的输出电压，而跨导与输出电阻共同决定了增益。为了让压控电流源的输出阻抗更高，可以在共源放大级后串联一个由共栅组态晶体管构成的电流缓冲级，形成如图37所示的共源共栅（Cascode）“Cascode”原意为“Cascade of two triodes”，即级联的三极管。该结构在真空管时代就用来改善放大器的增益与带宽。结构。电路的输入电压Vi经过共源极M1得到输出小信号电流ii，ii经过共栅极M2产生输出电流io，因此整个电路仍然是一个压控电流源。 图37共源共栅结构 3.3.1共源共栅结构对电路增益的改善 共源共栅电路在低频下的诺顿等效电路如图38所示，其等效跨导为 Gm=gm1ioii≈gm1 图38共源共栅电路在低频下的诺顿等效电路 注意M2的添加并没有改变共源极的跨导。其输出阻抗为 Ro≈ro2（1+g′m2ro1）≈g′m2ro2ro1 输出阻抗相比共源极提高了gm2ro2倍。如果把共源共栅电路看作一个复合晶体管，其本征增益为 GmRo=gm1ro2（1+g′m2ro1）≈gm1ro2g′m2ro1≈(gmro)2 这约为单个晶体管本征增益的平方。 3.3.2共源共栅结构对电路带宽的改善 对于共源放大器，从输入端看到的等效电容是Cgs与倍增的Cgd（这种电容倍增现象也称为密勒效应，在6.2节会对其进行详细分析）并联后的电容，该电容会与输入电阻产生一个极点，从而限制电路带宽。当存在共栅极时，由于共栅极会降低输入阻抗，从共源放大器的输出端看到的负载电阻会因此下降，如图39所示。在共栅极电路的作用下，共源极的增益变为 VxVi=-gm1Zx≈-gm1g′m21+RLro2 由于共栅电路的存在，共源极的增益下降，Cgd电容的密勒倍增效应被削弱，从而使得带宽提升。 另外，共栅极的存在也提供了将输出与输入隔离的作用。如果输出节点电压有很大扰动，单独使用共源极时，扰动会通过Cgd电容耦合到输入，而共源共栅结构将大大削弱输出到输入的耦合。 经过以上的分析能够发现，共源共栅结构既可以拓宽电路的频带，也可以削弱输出到输入的耦合。但是，由于共源共栅电路结构增加了额外的晶体管，额外的晶体管会带来相应的寄生电容，从而引入了新的极点。如图310所示，计算得到共栅电路的电流传输特性为 ioii≈11+sCgs2g′m 图39分析共源晶体管栅漏间 电容对带宽的限制 图310分析共栅晶体管栅源间 电容对电路的影响 分析共栅电路的传输特性，可以得到在晶体管M2的源极引入的极点频率很高，在晶体管的特征频率附近，对于整体电路的开环频率特性影响较小，但是可能会影响闭环电路的稳定性和相位裕度，给电路设计带来一定的困扰。 图311展示了共源共栅电路和共源放大器电路增益与带宽的对比。图311中虚线为共源极电路仿真结果，其增益为12dB，带宽为180MHz。实线为共源共栅电路的仿真结果，插入晶体管M2后，放大器增益提升至17dB，带宽提升至250MHz。可以看到共源共栅放大器确实可以提升放大器的增益与带宽。 不过，共源共栅放大器存在输出摆幅降低的问题，尤其是在先进工艺下电源电压降低，这限制了共源共栅电路的使用。 关于共源共栅放大器的共栅管栅极电压偏置如何产生这一重要的问题，将在后续章节进行更详细的讨论。 图311使用共源共栅管提高输入带宽 电路中的具体参数如表31所示，共源放大器电路中参数与共源共栅电路参数一致，因此不再赘述（共源放大器电路结构如图32(a)所示，共源共栅电路结构如图311(a)所示）。 表31共源共栅电路中具体参数 参数参数值参数参数值 W/L(M1)10μm/40nmVB2/V0.9 W/L(M2)8μm/40nmRin/kΩ100 VDD/V1.1RL/kΩ10 VB/V0.5 3.4共漏放大器 本节介绍共漏组态，它是很好的电压缓冲器。共漏电路及其小信号模型如图312所示。 图312共漏电路及其小信号模型 3.4.1共漏放大器的频响特性 该电路的小信号模型可进行简化，如图313所示。其中CLtot=CL+Csb，RLtot=RL∥1gmb∥ro。可得到该电路的输入输出传输关系： vovi=av（s）=gm+sCgsgm+sCgs+sCLtot+1RLtot =gmgm+1RLtot·1+sCgsgm1+s（Cgs+CLtot）gm+1RLtot（31） 图313共漏极小信号模型的简化 由式（31）可以得到直流小信号增益为 av0=gmgm+1RLtot 在实际应用中，通常会遇到如下三种情形： （1） 当负载电阻RL和晶体管输出阻抗ro远大于1/gm，并且背栅调制效应可忽略（如将NMOS或PMOS的衬底与源极短接）时，直流小信号增益为1，源极电压跟随着栅极电压一起变化，因此该电路也称为源极跟随器。 （2） 当背栅调制效应不能忽略，但是负载电阻RL和晶体管输出阻抗ro远大于1/gm时，直流小信号增益av0=gm/(gm+gmb)，背栅效应将使该电路增益小于1。 （3） 当晶体管输出阻抗ro1/gm，背栅调制效应可忽略，但是负载电阻为有限值时，直流小信号增益av0=gm/gm+1RL。 由式(31)的传输函数，可以看到该电路有一个零点与极点，零点z=-gm/Cgs，极点p=-gm+1RLtot(Cgs+CLtot)。考虑三种不同零极点分布的情形，共漏极的频响特性曲线如图314所示，可以呈现低通、高通和全通的特性。 图314共漏极频响特性曲线 3.4.2共漏放大器的输入输出阻抗 如图315所示，利用加压求流法计算输入导纳： Yin=s（Cgd+Cgb）+sCgs［1-av（s）］ 由于共漏极的增益在很宽的频带范围内都接近1，因此Cgs在一定频带范围内对于输入阻抗的影响可以忽略，此时 Yin=s（Cgd+Cgb） 若使用PMOS晶体管构成的共漏放大电路，可将源极与衬底短接，因此Cgb与Cgs是并联的，如图316所示。根据上述结论，可以忽略Cgb对输入阻抗的影响，则可以得到 Yin≈sCgd 即共漏极有非常小的输入电容，非常高的输入阻抗。很多实际应用场景都需要放大器有高输入阻抗。 图315求解共漏极的输入阻抗 图316PMOS共漏极 设计中为了进一步减小输入电容，可以采用如图317所示的电路结构，该电路通过额外的一个NMOS共漏极，使PMOS漏极也跟随输入信号变化，从而使Cgd电容“自举”。此时输入导纳为 Yin≈sCgd［1-avp（s）avn（s）］ 式中avp、avn分别为PMOS共漏极与NMOS共漏极的增益。 通过把avp和avn都设计成接近1，那么图317所示共漏极的输入导纳将趋向于0，也就意味着输入阻抗趋向于无穷大。在电路设计中若希望减小某节点的电容，可以通过在与该节点相连的电容另一端产生相同的信号将电容“自举”。这种“自举”技术是模拟电路设计中的常用技巧。 如图318所示，当源阻抗为0时，可以计算得到共漏电路的输出阻抗为 Zout=1gm+gmb∥1s（Cgs+Csb） 可以看到该电路的输出阻抗较低。 图317共漏极输入电容“自举” 图318求解源阻抗为0时的 共漏极的输出阻抗 实际应用中源阻抗并非为0，特别是共漏极作为电压缓冲器使用时，通常会遇到源阻抗较大的情况（只有当源阻抗较大、驱动力较差时才需要使用电压缓冲器，否则源可以直接驱动负载，而无需缓冲器）。考虑源阻抗Ri，如图319所示。为了简化计算，暂时忽略晶体管寄生电容Cgd与Cgb，可以得到输出阻抗为 Zout=Zx∥1sCsb∥1gmb 图319考虑源阻抗时的共漏极的输出阻抗 由于 Zx≈1gm（1+sRiCgs）1+sCgsgm 可以得到输出阻抗为 Zout=1gm（1+sRiCgs）1+sCgsgm∥1sCsb∥1gmb 分类讨论Ri与1/gm的大小关系，可以得到如图320所示的输出阻抗特性曲线。电容的阻抗随频率增大而降低，电感的阻抗随频率增大而增大，因此当Ri<1/gm时，表现为输出阻抗存在电容效应。 图320共漏极输出阻抗 但当Ri>1/gm时，输出阻抗会随频率增大而增大，存在电感效应。这时共漏电路的输出阻抗可以等效为图321所示的电路。 图321当Ri>1/gm时的共漏极输出阻抗等效电路 其中R1、R2和L为等效的电阻和电感，它们的数值为 R1=RigmRi-1 R2=Ri L=R2iCgsgmRi-1 当共漏极输出接有负阻等效电路时可能会发生振荡。即使电路没有满足起振条件，由于电容和电感的存在，共漏极也可能产生振铃振铃是指时域响应波形的一种特征，表现为在波形的跳变处发生随时间衰减的小幅振荡。对于线性系统，振铃现象对应的频域响应是一个凸起或尖峰，即系统中存在一对高Q值的共轭极点。线性系统中的振铃现象也称为欠阻尼响应。现象，进而可能严重影响电路的性能。因此设计源极跟随器时，应考虑源阻抗对输出阻抗的影响，特别是在源阻抗比较大的情况下。 若在图318中不忽略寄生电容Cgd与Cgb，计算输出阻抗可得 Zx=1gm1+sRi（Cgs+Ci）1+sCgsgm（1+sRiCi） 其中，Ci=Cgd+Cgb。此时输出阻抗的频率响应特性将略微复杂。如图322所示，除前面输出阻抗随频率升高的抬升外，寄生电容会使得高频输出阻抗下降。注意,尽管输出阻抗在高频处呈现为电容效应，较低频率时的电感效应仍可能产生振铃。 图322不省略Cgd和Cgb的输出Ri阻抗图示 3.4.3共漏极的应用 1. 电平转换器 共漏极可作为电平转换器，如图323所示。假定一个输入交流信号Vi，其直流电平值高于下一级电路所需要的偏置电压，此时可以将 Vi 通过一个以NMOS作为输入管的共漏极，从而使电压减小VGS(其大小为Vt+VOV)。考虑到共漏极电压增益接近1，输出与输入在小信号意义上完全是跟随的，只是直流电平有所下降。如果要使电压上升，可以在 Vi 后加一个以PMOS作为输入管的共漏极，从而使电压值上升VGS。因此，共漏极可以在不改变信号通路的增益和表达式的情况下，把直流电压向上升或向下降，这种用法的共漏极电路被称为源极跟随器(Source Follower)。 图323电平转换器 电平转换器常用于前后级电路偏置电压不匹配的场景。当前一级电路的输出电压工作点与后一级的输入电压工作点不匹配，因而无法直接相连时，可以在前后级之间添加源极跟随器进行电平转换之后再进行连接。在作为电平转换器时，可以当作一个理想电压源，因为它可以调整直流电压，且从小信号的意义上不影响电路的传输特性。 2. 驱动器 共漏极可作为驱动器，如图324所示，通常级联在放大级后面用来驱动较小负载电阻而不影响增益。 图324驱动器 注意，负载需要强驱动能力时，意味着负载阻抗小。例如，对于一个音频功率放大器，在芯片电源电压V确定时，由于功率P=V2/R，因此等效阻抗R越大，功率P越小，功率放大器送出的声音强度就越低； 如果等效阻抗R低，功率放大器输出功率P高，则送出的声音大，即图324中接入 Rsmall 作为负载的情况。如果没有电压驱动器，直接把 Rsmall 接在共源极的输出端，就会发现前级放大器无法正常工作，原因是前级增益由gmRbig变为 gm(Rsmall∥Rbig)≈gmRsmall，增益被极大地削弱。如果在前级放大器后加上电压驱动器再连接 Rsmall，共源极输出端阻抗就不会降低。此时共源放大器直流电压增益保持为gmRbig，只要共漏极输出阻抗（值为1/gm）较小，就可以驱动Rsmall，而不导致整体电路电压增益下降。这是共漏极作为电压驱动器的意义，与电流缓冲器的道理是一样的： 其含有阻抗变换的特性，变换之后会更容易接收上级的输出并驱动下级的负载。 共漏极作为电压驱动器存在以下常见问题： （1） 用共漏极作为驱动器最大的问题是共源放大器的输出的摆幅受限。如果没有驱动器，要保证共源管工作在饱和区，那么共源放大器的输出摆幅为过驱动电压VOV到电源电压VDD。而连接了驱动器后，输出电压向上摆需保证共漏管在饱和区工作，最高是VDD-VGS。先进工艺下电源电压可能只有1V，若VGS=0.5V，那么Vo摆幅上限电压只能是0.5V。输出摆幅向下摆需保证电流源IB不进入线性区，Vo摆幅下限至少在0.1V。此时信号电压摆幅只有0.4V，导致比较低的信噪比。 （2） 晶体管的阈值电压随输出Vo变化，产生失真，导致电路线性度低。如果Vi处有很高的信号摆幅，那么Vo跟随Vi也变化很大。由于输入端晶体管是NMOS，其衬底接地，则VB=0V不变，VS随着输入Vi的变化而大幅度变化，导致VSB大幅度变化，进而导致阈值电压Vt随VSB的变化而变化。此时，假设Vi处输入一个正弦信号，由于阈值电压的变化，Vo就有失真而不是正弦信号（Vo≈Vi-VOV-Vt）。因此，共漏极在输入大信号的情况下，并不能保证输出信号的线性度。如果用PMOS作为输入管并进行源漏短接，则没有背栅效应，会比用NMOS更线性。 在实际应用中，通常在输入信号摆幅很低时才使用共漏极作为驱动器。在输入信号摆幅很大或者需要的输出摆幅很大时通常使用单位增益缓冲器，即由反馈系数为1的负反馈运算放大器构成的缓冲器结构。 3. 有源负载 共漏极作为有源负载，如图325所示。这种有源负载的阻抗是1/(gm2+gmb2),此时放大器增益为gm1/(gm2+gmb2)。 图325有源负载 该放大器虽然增益不高，但是有独特好处，例如： （1） 该放大器增益取决于同量纲物理量的比值。当设计放大器时，通常希望其增益是由两个同量纲物理量的比值决定的，如电容和电容之比、电阻和电阻之比，或者跨导和跨导之比。这样的放大器增益受工艺、电压、温度（process、voltage、temperature，PVT）的影响比较小。对比来说，图21中的共源放大器增益为gmRL，就不是同类物理量的比值，而是两种不同变量的乘积。gm和RL各自都会独自随PVT发生不相关变化（如±20%），导致增益发生很大偏差（±40%）。对于图325所示的放大器，由于其增益是同量纲物理量的比值，且M1、M2共享同样电流，即使电流随PVT变化很大，增益的变化也很微弱。原因是电流增大，M1、M2的跨导gm1、gm2都变大，但是比例关系变化很小。 （2） 增益对输入电压摆幅不敏感，一阶非线性比较小。对于一个共源放大器来说，输入高电压和低电压会导致输入管的跨导跟随输入信号电压的变化，从而增益发生变化，产生非线性失真。对于图21(a)所示的共源放大器，其小信号增益为gmR，在输入大摆幅的正弦信号达到电压最小值时，输入管电流比较小，gm就比较小，增益比较低； 当电压达到峰值时，输入管电流增大，gm也相应增大，增益就比较高。这个过程相当于增益随着输入信号被调制，导致输出非线性，产生失真。然而对于图325中用共漏极作有源负载的放大器，如果输入电压高，流过M1和M2的电流都增大，gm1和gm2都会相应变大，对于增益的影响就相互抵消。输入电压比较小的情况同理。这种gm同步改变的特性可以显著降低非线性。 除了上述技术外，负反馈也可以获得准确增益并降低非线性，但有些高速电路做负反馈比较困难，而且负反馈有不稳定的风险。这些应用场景（如串行接口）倾向于使用图325中的开环放大器，可以获得比较精确的增益，同时有比较低的非线性。不过该电路的缺点是M2限制了最高输出电压（VDD-VGS2），导致输出摆幅较小。因此，它适用于对摆幅和信噪比要求较低，更关心速度、增益准确性以及非线性的应用场景。 3.5电流镜 在电路设计中经常需要精确的偏置电流，这些电流往往来源于对电流基准源的复制。电流镜就是最常见的可以复制电流的电路结构。设计电流镜时有三个目标： 第一，电流镜产生的镜像电流要和输入电流有非常精确的比例关系； 第二，电流源的输出阻抗越高越好，这样可以降低输出端电压对电流大小的影响； 第三，对于NMOS电流镜来说，输出端最小电压越低越好（对PMOS来说最高电压越高越好），这样可以增大电流镜的输出电压摆幅。 3.5.1基本电流镜 图326展示了电流镜的基本结构,设计电流镜电路时需要注意以下两点。 图326有限输出阻抗导致电流失配 首先，晶体管M1、M2的沟道长度L必须相等。若需改变电流镜中晶体管的宽长比W/L，要改变宽度而不是长度。改变晶体管的沟道长度会影响阈值电压等其他参数。在改变宽度时，应将N个晶体管并联，就等效于宽度变成原来单个晶体管的N倍且每个晶体管与原来的单个晶体管相同。如果直接改变单个晶体管的沟道宽度为N倍往往会导致有效沟道宽度并不为N倍，同时沟道应力等参数也会发生变化，使得器件无法良好匹配。 其次，需要解决输出阻抗较低的问题。如图326(a)所示电路，由于晶体管输出阻抗有限，两支路电流的比例与两支路的漏极电压有关，如果两边电压不匹配，两边电流就不匹配。图326(b)为ID随VDS的变化曲线，发现即使晶体管工作在饱和区，由于阻抗有限，ID会随着VDS的变化而变化。若曲线上两点电压差为ΔV，电流源输出阻抗为ro，则电流差ΔI=ΔV/ro。 3.5.2共源共栅电流镜 为使电流匹配更精确，可以增大输出阻抗ro。一方面，通过增加器件的长度可以增大输出阻抗； 另一方面，采用共源共栅结构（图327）可以增大输出阻抗，但会导致输出的电压摆幅下降。 图327采用共源共栅结构增大输出阻抗 在图327所示的共源共栅结构中，输出阻抗变成Rout≈gmr2o，但如果V1≠V2，则两边电流仍不匹配。为使电流匹配得更准，不仅要提升阻抗，而且V1和V2要基本相同。图328用四个晶体管构成电流镜，可以发现V1=V2=Vcas-VGS，且输出阻抗Rout=gmr2o。这种结构电流匹配很好，但是对输出摆幅的影响很大。为保证所有晶体管工作在饱和区，输出电压最低为 VOUTmin≈2（Vt+VOV）-Vt=Vt+2VOV 因此，该结构通常用于高电源电压的老工艺下，对于低压的新工艺必须进行修改。 图328所示结构的主要问题是电压V2过高，只需使其等于VOV就可以保证右下方的晶体管工作于饱和区。假设可以提供合适的偏置电压VB，采用如图329所示的结构连接后，输出看到的仍是共源共栅结构的高输出阻抗。由于晶体管VDS=VOV就能在饱和区工作，因此输出最低电压VOUTmin=2VOV，相比图328所示的结构降低了Vt。两支路晶体管中间的两点电位都为V1=V2=VB-VGS=VOV，因此VB=VGS+VOV=2VOV+Vt。 图328四管电流镜结构 图329共源共栅电流镜最低输出电压 接下来讨论如何用实际电路产生这样一个合适的电压VB。 如图330所示，相同大小的电流过晶体管时，在长沟道模型下有 I=12μCoxWL(VGS-Vt)2 由于M1与M2流过电流相同，但是M1的宽度为M2的1/4，那么M1的过驱动电压为M2的2倍，即2VOV。因此可得VB=VGS1=2VOV+Vt。这是最简单产生VB的方法。但是由于M2的源极没有接地而M1和M3的源极接地，所以它们的阈值电压并不一样。这会导致M3的漏极电压产生偏差。 图331展示了如何处理背栅调制效应。将左边宽长比为0.25W/L的M1晶体管等效为四个宽长比为W/L的晶体管串联。但是，这种情况下只有左侧最下方的晶体管没有背栅调制效应，且电路结构中左边叠用四个晶体管而右边叠用两个，不易于匹配。 图330电压VB产生电路原理 图331考虑背栅调制效应后的 电压VB的产生电路 为了解决结构不对称的问题，可以让图331左侧最上面的晶体管不动，将下面三个晶体管合在一起，等效为宽长比变为原来的1/3，如图332所示。变换之后可以看到，电流镜左右都是两个晶体管相叠，匹配度更高。需要注意的是，在推导出尺寸比例为1/3的过程中采用了长沟道模型，并不是很精确，而且过驱动电压VOV=VGS=Vt可能导致晶体管没有进入深饱和区，其阻抗还是较低，因此通常不直接用1/3的比例，而是把1/3变成1/5或1/6，让更小的晶体管导通同样的电流，使M3、M5管过驱动电压抬高，进而让晶体管进入更深的饱和状态，具有更高的输出阻抗。当然，更高的过驱动电压付出的代价是摆幅下降。尽管如此，通常还是这样做，可以留一些裕量保证PVT变化后晶体管不会进入线性区。 注意，做电流镜时的电流放大比例不应太大，比如1∶100的放大比例会导致匹配精度比较差。因为稍微有些误差，放大100倍后就会变得很大，考虑版图非理想因素时会差得更多。另外，比例太高导致一边电流太小，另一边电流太大。小电流支路的等效阻抗特别高，恢复、建立时间也会变得很长，通常把比例控制在1∶10左右为宜。 图332所示的结构需要两个支路分别产生共源管和共栅管的偏置电压，能否只用一个支路同时产生两个电压以节省功耗？图333展示了使用嵌套结构同时产生两个偏置电压的电路。不过电路复杂度提升，而且需要垂直堆叠四个晶体管，在低电源电压时较难工作。 图332实际设计中的电压VB的产生电路 图333单偏置支路电流镜 3.5.3电流镜去耦 在设计电流镜时，栅极Vx点的稳定性很重要。实际版图中可能有一些干扰走线（如时钟或者数字信号线）会对Vx产生寄生电容。这些干扰如果耦合到Vx点就会影响输出电流。如图334所示，有两种解决问题思路： 一种是不加去耦电容，在时间域上做处理和控制。在设计复杂的高精度数模混合电路时经常这样做。这种方法的好处是Vx点带宽高,因此干扰来得快，走得也快。只需要做到有干扰时，不要处理模拟信号。例如，在进行数字计算时，不要采集或者处理模拟信号； 在处理敏感的模拟信号时，停掉数字电路的时钟。这种策略的前提是可以控制什么时候做计算，什么时候处理怕被干扰的模拟信号。如果对干扰到来的时刻一无所知或者很难控制，另一种思路是加足够大的去耦电容。这样虽然有干扰，但是干扰线与Vx间的寄生电容远小于去耦电容，对Vx的影响比较微弱。但是去耦电容消耗面积，同时会导致Vx点带宽很低，干扰一旦产生就消除得很慢。 图334电流镜去耦与否的选择 3.6本章小结 本章介绍并分析了晶体管的三种基本使用方式，分别是共源、共栅和共漏三种组态。在介绍共源和共栅电路的基础上，讨论了共源共栅放大器，并分析了共源共栅极对电路的增益和带宽的改善。最后介绍了电流镜电路以及电流镜电路的几种常见结构，同时讨论了电流镜的去耦技术。