第5章锁存器与触发器

第4章中所介绍的组合电路有一大特点，即： 电路的输出只与当时的输入有关，而与电路的输入历史无关，也就是说，组合电路没有记忆功能。而在数字系统中，记忆功能是必不可少的。本章介绍数字系统中的基本记忆元件——锁存器和触发器。

5．1基本RS锁存器
5．1．1电路结构


图5．1(a)所示为由两个与非门组成的基本RS锁存器(RS latch)电路，图5．1(b)是图5．1(a)的逻辑符号。该电路有两个输入
此处为输入变量，不是S的反。后文中的S是输入变量的反，不能写成S。使用变量名 是为强调“低有效”，有的书上用S_L，也有的书上直接用S。本章和第6章中的低有效变量均使用的形式。和，两个输出Q和。


图5.1基本RS锁存器


与组合电路不同的是两个门的输出交叉反馈到输入端。
由图5．1(a)可见，门1的输出Q除与其输入有关外，还与门2的输出有关； 同理，门2的输出除与其输入有关外，还与门1的输出Q有关。锁存器和后面要讲的触发器电路中规定Q与必须互补，也就是说，二者既不能同时为0，也不能同时为1，以免引起逻辑混乱。Q端的逻辑值称为锁存器的状态： 如果Q=1，称锁存器的状态为1； 如果Q=0，则称锁存器的状态为0。
5．1．2功能分析
图5．1(a)所示电路的输入共有以下四种情况： 
(1) ==0，Q==1。由于Q与必须互补，所以这种情况不允许出现。使用时应该保证满足+=1这一约束条件。
(2) =0，=1，Q=1； 而由=1，Q=1可得=0。此时锁存器的状态为Q=1。
(3) =1，=0，=1； 而=1，=1将导致Q=0。此时锁存器的状态为Q=0。
(4) =1，=1，若此时Q=0，则=Q=1； 而Q==0，锁存器状态保持为0； 若此时Q=1，则=Q=0； 而Q==1，锁存器状态保持为1。可见当=1，=1时，锁存器状态保持不变。
结论： 
当==0时，Q==1，不允许这种情况出现； 
当=0，=1时，Q=1； 
当=1，=0时，Q=0； 
当=1，=1时，Q保持不变。
5．1．3功能描述
由于锁存器的输出除与输入有关外，还与当前状态有关，所以它的描述方法与组合电路不同，下面介绍它的各种描述方法。
1． 状态转换表
根据5．1．2小节的分析，可以得到表5．1所示的状态转换表，该表表明输入值和现在的状态Qn(现态，present state)共同确定下一时刻的状态Qn+1(次态，next state)，即次态是输入和现态的函数，即Qn+1=F(,,Qn)。


表5.1基本RS锁存器的状态转换表



序号QnQn+1

0000不允许
1001不允许
20101
30111
41000
51010
61100
71111

与描述组合逻辑的真值表不同的是： 锁存器的现态Qn出现在状态转换表的左侧，而次态Qn+1出现在表的右侧。


图5.2Qn+1的卡诺图


注意： Qn、Qn+1是同一个Q在不同时刻的状态，是同一个变量。


2． 状态转换方程
根据表5．1，可画出图5．2所示的Qn+1的卡诺图，状态表中不允许出现的项在卡诺图中作为无关项处理。由图5．2可得到基本RS锁存器的状态转换方程(简称状态方程，又称特征方程)如式(5．1)所示。该式表明： 当=0，或者当·Qn=1时，有Qn+1=1。

Qn+1=S+·Qn

+=1(约束条件)(5．1)



图5.3基本RS锁存器的时序图


3． 时序图
图5．3所示为给定、时Q和的波形，假定Q的初始状态为0。以下分析锁存器的输出波形。

分析时将、的输入分为九段，每段的、都不变，如图5．3所示。参考表5．1或式（5．1）可得如图5．3所示的结果。第①段： =1，=0，参考表5．1可知，此时Q=0，=1； 第②段： =1，=1，此时锁存器状态保持不变，输出仍为第①段时的Q=0，=1，基本RS锁存器的“记忆功能”只体现在这种情况时； 第③段： =0，=1，由式（5．2）可知，此时锁存器的状态为1； 第④段： =1，=0，锁存器输出状态为0； 第⑤段： 此时=0，=0，不满足式（5．1）的约束条件。由图5．1(a)可知，此时Q==1，不符合Q与必须互补的要求； 第⑥段： 此时与同时由第⑤段的0变为1，我们知道此种组合为保持锁存器状态不变。但它究竟保持Q=1还是保持=1？这取决于图5．1(a)中门1和门2的延迟时间tpd1和tpd2。若tpd1> tpd2，则门2的延时短，=Q·，先行由1变为0，而=0则使Q=1； 同理，若tpd1< tpd2则会使=1，Q=0。由于每个门的延迟时间都不一样，所以当与同时由0变为1时，锁存器的次态无法预测，可能是0，也可能是1。因此在图5．3中第⑥段的输出和Q都标以“不定”。第⑦、⑧、⑨段读者可自行分析，结果如图5．3所示。
4． 状态转换驱动表和驱动方程
状态转换表是给定输入和现态，求次态； 而状态转换驱动表则是已知由现态Qn转换到次态Qn+1，求驱动函数(输入函数、激励函数)、。由表5．1可得基本RS锁存器的状态转换驱动表，如表5．2所示。此表表明，若锁存器输出由0到0保持不变，则只要输入=1，而任意即可； 其他类似。


表5．2基本RS锁存器的状态转换驱动表



序号QnQn+1

0001×
10101
21010
311×1



由状态转换驱动表，利用卡诺图可得到驱动方程，结果为式（5.2），读者可利用卡诺图自行推导。
=Qn+1

=Qn+1(5.2)
5． 状态转换图

图5．4所示为基本RS锁存器的状态转换图。图中用圆圈表示锁存器的状态，如图中的状态0和状态1； 用箭头的起点表示现态，用箭头的终点表示次态，箭头上所标的输入为由现态转换到次态的条件，×表示任意输入值。由图5．4可见，它完整地描述了RS锁存器的功能： 由状态转换图可知由任一状态到任一状态的输入条件； 或者给定初始状态和输入可由状态转换图决定次态。


图5.4基本RS锁存器的状态转换图


6． 逻辑符号

图5．1(b)所示为基本RS锁存器的逻辑符号，用它表示图5．1(a)所示的电路可使电路的功能更加简单明了。该逻辑符号清楚地表明了锁存器的输入和输出。注意，图中输入端、

S为Set的缩写，表明该信号有效时将锁存器置1，又称为置位； R为Reset的缩写，表明该信号有效时将锁存器置0，又称清零、复位。后面讲到的触发器等也是如此。处有一个小圆圈，它表明为0时锁存器置1，为0时锁存器置0，即所谓“低有效”，表明该信号为低电平时起作用。由于锁存器的两个输出肯定互补，所以习惯上逻辑符号中的端不加圆圈，只标以。也有的书上在端加圆圈。


5．1．4集成基本RS锁存器


图5.574LS279引脚图


集成电路74LS279为集成基本RS锁存器，它有16只引脚。手册中给出的功能表和引脚图分别如表5．3和图5．5所示。表5．3与表5．1类似，它是表5．1的简化形式。表5．3中的Qn表示状态不变，或保持前一个状态。集成电路生产厂家提供的状态表中，高、低电平有的用H、L表示，有的用1、0表示； 有的称为状态表，有的称为功能表。
由图5．5可知，一片74LS279中包含了4个基本RS锁存器，分别以1、2、3、4表示； 每个锁存器只引出了Q端，而端则未引出。锁存器2和4与图5．1所示电路完全一样，而锁存器1和3分别有两个端，此时=12，是相“与”的关系。其他与图5．1所示电路完全相同。


表5.374LS279的功能表



Q

HHQn
HLL
LHH
LLH*

*： 此时Q==H


*5．1．5防抖动开关
日常使用的机械开关的关键部件是两个金属片，通过控制这两个金属片的接触和分离来控制电流的通与断。由于金属具有弹性，两金属片接触和分离时不是一次完成，而是要抖动若干次才能完成，如图5．6所示。由于开关每次通、断时抖动的次数都是随机的，所以这种开关不能直接用于数字系统，否则会使系统的状态不可预测。例如使用机械开关就不能对数字钟进行准确的校时： 按一下开关，输入的脉冲数不定。

基本RS锁存器即可解决机械开关的抖动问题。图5．7所示电路由基本RS锁存器、机械开关K和限流电阻R组成，其中K为单刀双掷开关。使用此电路，机械开关通、断时Q和端状态就不会再出现抖动，读者可自己分析。


图5.6开关抖动示意图




图5.7防抖开关原理图



5．1．6基本RS锁存器存在的问题
基本RS锁存器可实现存储信息的功能，但它不够完善。在使用过程中有两个缺点： 一个是、不能同时为0(同时有效)； 另一个是不管什么时候，只要输入信号变化，输出状态就可能跟着变。这就使得在使用时很不方便。下面将要介绍的其他类型的锁存器和触发器电路可以改善或消除一个或全部缺点。
5．2门控RS锁存器
5．2．1电路结构

图5．8(a)所示为门控RS锁存器(gated RS latch)的电路结构。由图可知，虚线右侧是一个基本RS锁存器，所以该电路又可画为图5．8(b)所示的形式。图5．8(c)为其逻辑符号。


图5.8门控RS锁存器


5．2．2功能分析
由图5．8(a)或(b)可知： ①当门控信号G为0时，==1，此时基本RS锁存器处于保持状态，输出不变。②当G=1时，、分别由输入信号S、R确定： 若S=0，R=0,则=1，=1,此时Q不变； 若S=1，R=0,则=0，=1,此时将Q置为1； 若S=0，R=1,则=1，=0,此时将Q置为0； 若S=1，R=1,则=0，=0,此时Q==1，而根据锁存器的性质，这是不允许的，也就是说，在G=1期间，S、R不能同时为1。
综上所述，当G=0时，输出保持不变； 当G=1时，输出的变化取决于R、S的值。输入G是一个控制信号，它的作用类似一个门的开与关，G=1时相当于把门打开，允许输入信号进入； G=0时把门关闭，不允许输入信号进入。所以这种锁存器称为门控RS锁存器。
5．2．3功能描述
门控RS锁存器的描述方法与基本RS锁存器类似。
1． 状态转换表
根据5．2．2小节的分析可得如表5．4所示的门控RS锁存器的状态转换表。与表5．1相比，它多了一列门控信号G，其他类似。


表5.4门控RS锁存器的状态转换表



序号GSRQnQn+1

0××QnQn
010000
110011
210100
310110
411001
511011
61110不允许
71111不允许



图5.9Qn+1的卡诺图


2． 状态转换方程
由表5．4可得门控锁存器在门控信号有效时的卡诺图(图5．9)和状态转换方程(式（5．3）)。
Qn+1=S+·Qn

S·R=0（约束条件）（5.3）

若考虑到门控信号G，则有
Qn+1=G·(S+·Qn)+·Qn

G·S·R=0（约束条件）（5.4）


3． 时序图
门控RS锁存器的时序图与基本RS锁存器的类似，只需考虑门控信号是否有效。读者可自己练习。
4． 状态转换驱动表和驱动方程
由于门控信号G=0时输出不变，所以只需考虑G=1，即门控信号有效时的情况。在状态转换驱动表中没有列出G，此时隐含G=1。表5．5为门控RS锁存器的状态转换驱动表。


表5.5门控RS锁存器的状态转换驱动表



序号QnQn+1SR

0000×
10110
21001
311×0

由状态转换驱动表，利用卡诺图即可得到驱动方程： 
S=Qn+1

R=Qn+1(5.5)
5． 状态转换图
由表5．5可得门控RS锁存器的状态转换图，如图5．10所示。


图5.10门控RS锁存器的状态转换图


6． 逻辑符号
门控RS锁存器的逻辑符号如图5．8(c)所示。注意此时输入端无小圆圈，表明是高有效： G=1时，输入信号可通过； G=0时，输入信号不可以通过，输出状态保持不变。
5．2．4门控RS锁存器的特点
与基本RS锁存器相比，门控RS锁存器的输入信号R、S只在G=1时才起作用； 而在G=0时无论输入信号R、S怎样变化，输出状态都不会改变。
5．3D锁存器
5．3．1电路结构


图5．11所示为D锁存器(D latch)的逻辑图和逻辑符号。由图5．11(a)可知，它是由门控RS锁存器演变而来的： 只要令门控RS锁存器中的S=D，R=即得到D型锁存器。由于已经详细地描述了门控RS锁存器的功能，所以可以很容易地用各种描述方法来描述D锁存器的功能。


图5.11D型锁存器


5．3．2功能分析
由D锁存器的结构可知，它是门控RS锁存器的一种特例： 此时S==D，R与S总是互补，不存在R·S=0的约束。读者可自行分析。
经推导知Qn+1=G·D+·Qn ，说明D锁存器在G=1时，Qn+1=D，称此时输入对输出是透明的，也就是说可以从输出端看到输入信号； 而当G=0时，Qn+1=Qn，状态保持不变。
5．3．3D锁存器功能描述
1． 状态转换表

由图5．11(a)可得D锁存器的状态转换表如表5．6所示。


表5.6D锁存器的状态转换表



序号GDQnQn+1

0×QnQn
01000
11010
21101
31111




图5.12Qn+1的卡诺图


2． 状态转换方程
由表5．6可得门控D锁存器当G=1时的卡诺图(见图5．12)和状态转换方程(见式(5．6))。状态转换方程也可通过观察状态转换表直接得到。

门控信号有效时有
Qn+1=D(5．6)
若考虑到门控信号G，则有
Qn+1=·Qn+G·D(5．7)
3． 时序图
门控D锁存器的时序图可根据方程式(5．7)画出，读者可自己分析(见后面的习题5．3)。
4． 状态转换驱动表和驱动方程
由于门控信号G=0时输出不变，所以只需考虑G=1的情况。在状态转换驱动表中不列出G即隐含是G=1。表5．7为门控D锁存器的状态转换驱动表。


表5.7门控D锁存器的状态转换驱动表



序号QnQn+1D

0000
1011
2100
3111

由状态转换驱动表，利用卡诺图或利用观察法可得到驱动方程： 
D=Qn+1(5．8)
5． 状态转换图
由表5．6或表5．7或式（5．8）可得门控D锁存器的状态转换图，如图5．13所示。


图5.13门控D锁存器的状态转换图


6． 逻辑符号
门控D锁存器的逻辑符号如图5．11(c)所示。注意此时门控信号输入端G处无小圆圈，表示“高有效”，G=1时，输入信号可通过。也就是说，当G=1时Qn+1=D。
5．3．4集成D锁存器
74系列数字集成电路74LS75内部有4个D型锁存器，其功能表与引脚图分别如表5．8和图5．14所示。锁存器1、2共用门控信号G1,2，锁存器3、4共用门控信号G3,4。



表5.874LS75的功能表



DGQ

LHLH
HHHL
×LQ00



图5.1474LS75引脚图






5．4主从式RS触发器
D型锁存器虽然不存在对输入信号的限制，但它的输出在G=1时随着输入的变化而变化，这对于使用者来说仍然是一个限制。从本节起介绍的触发器的输出只在某一特定时刻发生变化，而在其他任何时间都不变化，从而克服了锁存器的上述缺点。本节介绍主从式RS触发器(masterslave RS flipflop)。
5．4．1电路结构
主从式RS触发器的电路结构如图5．15(a)所示，图5．15(b)为其另一种画法。由图可见，它是由两个门控RS锁存器组成的。这两个门控锁存器分别称为主锁存器和从锁存器，主锁存器的输出决定从锁存器的输出，“主从”二字由此而来。主锁存器的门控信号CP(此时该信号的功能发生了改变，已改称为时钟脉冲信号(Clock Pulse, CP), 或称时钟(Clock, CLK，CK))经反相后作为从锁存器的门控信号，正是这两个门控信号的互补，带来了整个电路性能的改变。


图5.15主从式RS触发器



5．4．2功能分析
由图5．15(a)可知： 
 当CP=0时，′=′=1，Q′和′保持不变。此时虽然CP′=1，但由于Q′和′不变，所以触发器(也就是从锁存器)的输出状态Q、也保持不变。
 当CP由0变到1时，由于CP的变化要经过最少两个门的延迟才能到达主锁存器的输出，只有这时Q′和′才能发生变化，而CP只要经过一个门的延迟即可到达CP′，也就是说当CP′由1变到0，把从锁存器锁定后，主锁存器的变化才传到Q′和′，所以此时Q、也保持不变。
 当CP=1时，CP′=0，从锁存器被锁定，此时主锁存器的输出Q′变化不能影响从锁存器的输出，所以此时不论R、S如何改变，触发器的输出状态Q、都不会发生改变。由于CP=1，主锁存器打开，Q′和′的值由输入信号R、S和主锁存器的状态Q′和′共同决定，所以此时主锁存器接收信息，为触发器状态的变化做好准备。
 当CP由1变到0时，一方面CP=0,使主锁存器的状态锁定，不再发生变化； 另一方面使CP′=1，打开从锁存器，将主锁存器此时的输出Q′和′分别送至从锁存器的输出(也就是触发器的输出)Q和，使触发器的输出状态发生变化。
综上所述，图5．15所示主从式RS触发器的输出状态如果发生变化(称为触发器状态的翻转)，则该变化只发生在输入时钟脉冲信号的下降沿。可以看作在输入时钟脉冲的下降沿，将主锁存器的输出Q′传到从锁存器的输出，也就是触发器的输出Q； 变化的结果取决于时钟脉冲下降沿到达前一瞬间R、S和Q′的值； 在除时钟脉冲下降沿以外的任何时间内，R、S可任意改变而不会使触发器的输出状态发生变化。

图5．4．1(c)所示为主从式RS触发器的逻辑符号。其中CP处的小三角表明该器件的状态只在时钟脉冲边沿才能翻转，称为边沿触发； 而三角外的圆圈则表示是下降沿(又称为负边沿)翻转。

5．4．3功能描述
主从式RS触发器的功能描述方法与门控锁存器相同，只是输出状态翻转(即变化)时刻不同，前者是边沿控制翻转，后者是电平控制翻转。
5．5TTL主从式JK触发器
主从式RS触发器虽然克服了门控RS锁存器的一个缺点： 除时钟脉冲下降沿前一瞬间以外的时间内输入可以任意改变而不会影响触发器的输出。但另一个缺点仍然存在： 在时钟脉冲下降沿前一瞬间R与S不能同时为1，否则下降沿过后会使触发器的状态不可预测，即状态不定。
将主从式RS触发器略加改进，可得到实用的主从式JK触发器(masterslave JK flipflop)。
5．5．1电路结构
主从式JK触发器的电路结构如图5．16(a)和(b)所示。由图可见，它由主从式RS触发器加两条反馈线a、b组成。由于加上反馈线a、b后触发器的功能发生了变化，故将S端改称为J，将R端改称为K。


图5.16主从式JK触发器




5．5．2功能分析
由图5．16可知，主从式JK触发器的翻转时刻与主从式RS触发器相同，因此分析主从式JK触发器只要分析时钟脉冲下降沿到来前，也就是CP=1时主锁存器接收信息的工作情况即可： 下降沿到达后，将Q′传到Q。以下分四种情况分析主从式JK触发器的功能： 
（1） 当J=0，K=0时，由图5．5．1(a)可知，′=′=1，Q′和′保持不变，从而时钟脉冲下降沿到来时Q也不变。结论： 当J=0，K=0时,触发器状态保持不变。
（2） 当J=0，K=1时，′=1； 而′的取值取决于Q(反馈线a)。当Q=0时，′=1，此时由于′=′=1，Q′不变； 当Q=1时，′=0，由′=0，′=1知主锁存器置0，当时钟脉冲下降沿到来时将Q′=0传至Q=0。结论： 当J=0，K=1时，不管触发器的现态是什么，次态都是0。
（3） 当J=1，K=0时，′=1； 而′的取值取决于(反馈线b)。当Q=0时，=1，′=0，此时由′=1，′=0知此时Q′变为1。当时钟脉冲下降沿到来时将Q′=1传至Q=1。 当Q=1时，=0，′=1。由′=′=1知此时Q′=1不变。结论： 当J=0，K=1时，不管触发器的现态是什么，次态都是1。
（4） 当J=1，K=1时，′、′的取值取决于现态Q或(反馈线a、b)。当Q=0时，=1，此时′=0，′=1，′=0使Q′变为1，即将主锁存器置为1。当时钟脉冲下降沿到来时将Q′=1传至Q=1，触发器状态由0变为1； 当Q=1时，=0，此时′=1，′=0，将主锁存器置为0，时钟脉冲下降沿到达时将此0状态传至从锁存器，从而将触发器状态由1变为0。结论： 当J=1，K=1时，不管触发器的现态是什么，时钟脉冲下降沿到达时都使触发器的状态发生翻转，即由现态1变为次态0，或由现态0变为次态1。
5．5．3功能描述
1． 状态转换表

根据5．5．2小节所作分析可得如表5．9所示的状态转换表。



表5.9JK触发器的功能表



JKQnQn+1功能


0000
0011保持

0100
0110置0

1001
1011置1

1101
1110翻转

2． 状态转换方程
由表5．9，利用卡诺图(图5．17)可得到JK触发器的状态方程为
Qn+1=J Qn +Qn


图5.17JK触发器的状态转换卡诺图


3． 状态转换图
由状态转换表或状态转换方程可得状态转换图如图5．18所示。


图5.18主从式JK触发器的状态转换图


4． 时序图
设触发器的初态为0，输入时钟信号、J、K如图5．19所示。图中Q′为主锁存器的输出。


图5.19主从式JK触发器的时序图


由5．5．2小节的分析知，主从式JK触发器是在CP=1期间将数据准备好，放在Q′,当时钟脉冲下降沿到达时将Q′的值传送至Q； 而在CP=1期间，Q′的值取决于输入J、K和现态Qn。在第①个CP=1期间，Qn=0，J=1，K=0，此时Q′将被置为1，下降沿到时将其传至Q，如图所示； 在第②个CP=1期间，Qn=1，前半部分J=1，K=0，此时Q′不变； 后半部分J=1，K=1，此时Q′翻转，变成Q′=0； 当时钟脉冲下降沿到时将此0传到Q，使Qn+1=0。第③、④、⑤个时钟脉冲情况读者可自行分析。第⑥个时钟脉冲CP=1时，Q=1，前半部分J=1，K=1，使Q′=0； 而在后半部分J=1，K=0，按状态表应有使Q′=1，但由于的作用(见图5．16)，此时Q′不能再回到状态1，而只能保持为0。当时钟脉冲下降沿到时将Q′=0传到Q端。这就是所谓的主从式JK触发器的一次翻转问题，即在CP=1期间，若Q′发生翻转，那么只能发生一次。第⑦、⑧、⑨个时钟脉冲读者可自行分析。
主从式触发器的一次翻转问题是由于将输出状态反馈到输入端，从而使主锁存器的输出不能任意变化而引起的。可以这样判断触发器的次态： 在CP=1期间，根据J、K和Qn判断Q′是否变化，如果发生了一次变化，则不管以后J、K的值如何变化都不会使Q′再次发生变化。触发器的次态就是这个第一次变化后的值。
由于一次翻转会影响触发器的输出，在使用时应确保在CP=1期间J、K的值稳定，并避免噪声的影响。
Qn与Qn+1的来历(见图5．19)： 图中第n个时钟脉冲周期的状态(现在的状态，现态，记为Qn)与输入(J、K)共同决定第n+1个时钟脉冲周期的状态(下一个状态，次态，记为Qn+1)，用状态方程描述就是Qn+1=F(J,K,Qn)。
由图5．19可见，状态方程只在时钟脉冲有效沿成立。
5． 状态转换驱动表和驱动方程
根据状态转换表(表5．9)可得如表5．10所示的主从式JK触发器的状态转换驱动表。


表5.10主从式JK触发器的状态转换驱动表



序号QnQn+1JK

0000×
1011×
210×1
311×0

由表5．10可得JK触发器的驱动方程为
J=Qn+1

K=Qn+1(5.9)
6． 主从式JK触发器的逻辑符号
主从式JK触发器的逻辑符号如图5．16(c)所示。输入时钟端的小三角表示该器件为边沿触发，外边的小圆圈表明是下降沿翻转，或下降沿有效。

图5.16中的、分别为触发器的异步置1端和清0端，低有效。有效时将触发器置为1，而当有效时将触发器置为0。读者可参考图5．16(a)，自行分析其工作原理。

5．6TTL维持阻塞式D触发器
主从式JK触发器有一次翻转问题，使用时有时比较麻烦。维持阻塞式D触发器是另一种结构的触发器，无一次翻转问题，本节介绍这种电路。
5．6．1电路结构
如图5．20所示，维持阻塞式D触发器由6个与非门组成，其中G1、G2组成基本RS锁存器； CP由G3、G4输入； Rd、Sd分别为异步清0、置1输入，低有效。


图5.20维持阻塞式D触发器


5．6．2功能分析
以下分析时假设Rd、Sd无效，即二者均为逻辑1。
当CP=0时，G3、G4门关闭，Q3=Q4=1，G1、G2组成的基本RS锁存器输出也就是触发器状态Q保持不变。此时Q3=1使G5打开，Q5=； Q4=1使G6打开，Q6=D。此时将输入信号、D分别传至Q5、Q6,为下一步操作作好准备。
CP由0变为1，即CP上升沿到来后，G3、G4打开，将Q5=、Q6=D分别传至G3、G4的输出,使Q3=D、Q4=，从而使Q=D、=，从而使触发器状态发生变化，变化结果为Qn+1=D。
CP=1时虽然G3、G4打开，但由于反馈线a、b的作用，使信号D传不到Q3、Q4： D=0时，翻转后Q3=0，G5被关闭，无论D怎样变化都不会使Q5、Q6发生变化，从而触发器状态也不会发生变化； D=1时，翻转后Q4=0，G6、G3被封锁，此时D的任何变化也不能使触发器的状态发生变化。
CP由1变为0，即CP下降沿到来后，G3、G4被迅速关闭，触发器状态Q不会发生变化。
综上所述，维持阻塞式D触发器在CP的上升沿到达前接收输入信号，做好准备工作，而在上升沿到达时状态发生变化。在其他任何时刻其状态都不会发生变化。
5．6．3功能描述
1． 状态转换表

由上述分析可得维持阻塞式D触发器的状态转换表如表5．11所示。


表5.11D触发器的状态转换表



DQnQn+1

000
010
101
111


2． 状态方程
由状态转换表可得维持阻塞式D触发器的状态方程为
Qn+1=D(5．10)
3． 状态转换图
维持阻塞式D触发器的状态转换图如图5．21所示。

4． 时序图
由状态转换表或状态转换图可得如图5．22所示的D触发器的时序图。


图5.21维持阻塞式D触发器的状态转换图





图5.22D触发器的时序图


5． 状态转换驱动表和驱动方程
根据D触发器的状态转换表或状态转换图可得D触发器的状态转换驱动表如表5．12所示。


表5.12D触发器的状态转换驱动表



QnQn+1D

000
011
100
111

由表5．12可得D触发器的驱动方程为
D=Qn+1(5．11)
6． 逻辑符号
D触发器的逻辑符号如图5．20(b)所示，其时钟脉冲有效沿是上升沿(正沿)。
5．6．4集成维持阻塞式D触发器


图5.2374LS74的逻辑
符号及引脚


图5．23所示为集成维持阻塞式D触发器74LS74的逻辑符号及引脚。74LS74有14个引脚，内含两个与图5．20完全一样的D触发器。

其他74××系列的触发器有74LS73、74LS74、74LS112、74LS173、74LS273等。
5．7CMOS锁存器与触发器
4000系列CMOS数字集成电路中也包括许多锁存器和触发器，虽然它们的内部结构与TTL不同，但其外特性、使用方法均类似。本节介绍COMS锁存器和触发器及其工作原理。
5．7．1CMOS锁存器
CD4043、CD4044是三态RS锁存器，其内部分别有4个锁存器，每个锁存器分别有两个输入端R、S，一个输出端Q。4个锁存器共用一个使能端Ei，高有效。其内部结构分别如图5．24(a)和(b)所示。


图5.24CMOS锁存器内部电路图


图5．24(a)中，虚框内电路等效为由两个或非门构成的基本RS锁存器，输入R、S均为高有效，其输出为Q′。当Ei有效时，A=B=′。若Q′=0，则A=B=1，PMOS管截止，NMOS管导通，输出Q=0； 若Q′=1，则A=B=0，PMOS管导通，NMOS管截止，Q=1。当Ei无效时，A=1，B=0，PMOS管和NMOS管同时截止，输出端Q为高阻态。表5．13为数据手册给出的CD4043的功能表。

图5．24(b)中，虚框内电路等效为由两个与非门构成的基本RS锁存器，输入、均为低有效，其输出为Q′。当Ei有效时，A=B=′。若Q′=0，则A=B=1，PMOS管截止，NMOS管导通，输出Q=0； 若Q′=1，则A=B=0，PMOS管导通，NMOS管截止，Q=1。当Ei无效时，A=1，B=0，PMOS管和NMOS管同时截止，输出端Q为高阻态。表5．14为数据手册给出的CD4044的功能表。


表5.13CD4043的功能表



EiSRQn+1

0××高阻
100Qn,既不变
1010
1101
1111*

*： 当R、S均有效时，输出取决于S



表5.14CD4044的功能表



EiQn+1

0××高阻
111Qn,既不变
1100
1011
1000**

**： 当、均有效时，输出取决于

5．7．2CMOS触发器
4000系列中有许多触发器，如CD4013主从式双D触发器、CD4027双JK触发器等。这里只介绍双D触发器CD4013。
1． CD4013主从式D触发器

图5．25为CD4013内部逻辑图(摘自INTERSIL公司的数据手册)。



图5.25CD4013逻辑图摘自英文资料的插图，未进行翻译处理。



图5．25中，输入时钟信号CL经反相器后，分别产生CL和CL，用于内部的传输门控制； 传输门TG1、TG4在CL=1时截止，CL=0时导通； 而传输门TG2、TG3在CL=0时截止，CL=1时导通； 传输门TG1、TG2和与非门1、2构成主锁存器，传输门TG3、TG4和与非门3、4构成从锁存器； 异步清0端R，异步置1端S均为高有效； 反相器5、6、7、8构成输出缓冲器。

以下分析当S、R均无效时CD4013的工作过程： 
当CL=0时，主锁存器的TG1导通，TG2截止。TG1导通，使输入数据D经TG1、与非门1反相后传至′ ： ′=，Q′=D； TG2截止，主锁存器的反馈通路被截断。从锁存器的TG3截止，主、从锁存器之间不通； TG4导通，与非门3、4构成基本RS锁存器的保持形态，Q、经两级反相缓冲器输出。此时输出不会发生变化。参见图5．26(a)，CL=0时的等效电路。
当CL由0变1时，TG1由导通变截止，输入数据D不能通过； TG2由截止变导通，与非门1、2构成基本RS锁存器的保持形态，其输出′为CL由0变1前一瞬间输入D的反； TG3由截止变导通，将′传至从锁存器； TG4由导通变截止，反馈中断； 此时的输出、Q经两级反相缓冲器输出。
当CL=1时，由于TG1截止，输入数据不能传入触发器，所以触发器的输出不会发生变化。参见图5．26(b)，CL=1时的等效电路。
当CL由1变0时，当D传至′时，TG3已经截止，所以输出也不会发生变化。


图5．26S=0、R=0时CD4013的等效电路


综上所述，CD4013触发器的输出状态只有在CL的上升沿发生变化，而在其他任何时候都不会发生变化，是上升沿翻转的触发器。它的逻辑符号与其他D触发器相同，用法也相同。
CD4013的S有效时，将触发器的Q′、Q置1，′、置0； R有效时，将触发器的Q′、Q置0，′、置1情况类似； 如果S、R均有效，则将触发器的Q′、′、Q、都置为1，此为非正常工作状态，一般情况下应避免。
CD4013的状态转换表如表5．15所示。


表5．15CD4013的状态表



CLDRSQ

00001
10010
×00Q

××1001
××0110
××1111

由本节内容可知，CMOS触发器的结构与TTL触发器的结构有很大的不同，但它们的功能、描述方法(如状态转换表、状态图、状态方程等)和使用方法是一样的。
其他CD4×××系列的触发器有CD4013、CD4027、CD4042、CD4095、CD4096等，有兴趣的读者可查阅数据手册，分析它们的功能。
5．8T触发器和T′触发器
除了RS、JK、D触发器外，还有两种触发器在数字系统中经常用到，即T触发器和T′触发器。
5．8．1T触发器
T触发器的逻辑符号如图5．27所示，其功能表如表5．16所示。由表5．16可知，当T=0时，触发器的状态保持不变； 而当T=1时，每来一个时钟脉冲，触发器的状态发生翻转一次。


图5.27T触发器的逻辑符号




表5.16T触发器的状态转换表



TQnQn+1

000
011
101
110

由状态转换表可得T触发器的状态方程为
Qn+1=TQn
T触发器的状态转换驱动表如表5．17所示。由表5．17可得T触发器的驱动方程： 
T=Qn+1Qn


表5.17T触发器的状态转换驱动表



QnQn+1T

000
011
101
110


读者可自行画出T触发器的状态图。
5．8．2T′触发器
T′ 触发器的逻辑符号如图5．28所示，其功能表如表5．18所示。T′ 触发器没有输入端，每来一个时钟脉冲输出状态翻转一次。由于T′ 触发器没有驱动端，它的次态只与现态有关。




图5.28T′触发器的逻辑符号





表5.18T′触发器的状态转换表



QnQn+1

01
10

由表5．18可得T′ 触发器的状态方程为
Qn+1=Qn
读者可自行画出其状态图。
虽然在74系列和4000系列中没有T、T′触发器，但由于它们所具有的特性在设计、分析时序电路时经常被用到，读者应该掌握相关概念。
5．9触发器的功能转换
在实际应用中，往往需要将触发器的功能进行转换，也就是用一种触发器去实现另一种触发器的功能。触发器功能转换有两种方法： 状态方程法和驱动表法。
5．9．1状态方程法
所谓状态方程法，就是比较转换前后两种触发器的状态方程，得到转换前触发器的驱动方程，画出逻辑图，完成转换。
【例5．1】 试将D触发器转换为JK触发器。
解： （1） D触发器的状态方程为Qn+1=D
JK触发器的状态方程为Qn+1=J+Q(为书写方便，可将Qn中的n省略)。 
比较两触发器的状态方程知： 若要将D触发器转换为JK触发器，只要令D触发器的驱动D= J+Q即可。
（2） 画出转换逻辑图(见图5．29)，转换后虚线内就是一个JK触发器。


图5.29D触发器转换为JK触发器


5．9．2驱动表法
所谓驱动表法，就是先列出转换后触发器的状态转换表，再根据其现态和次态列出转换前触发器的驱动表，利用卡诺图得到驱动函数的最简表达式，最后画出逻辑图即完成转换。
【例5．2】试将T触发器转换为JK触发器。
解： （1） 列出转换后触发器，即JK触发器的状态转换表如表5．19中J、K、Qn、Qn+1所示； 


表5.19T→JK触发器转换的驱动表



JKQnQn+1T

00000
00110
01000
01101
10011
10110
11011
11101



(2) 根据现态和次态列出转换前触发器，即T触发器的驱动表，见表5．19中的T列； 


图5.30T的卡诺图


(3) 利用卡诺图(图5．30)得到T的最简表达式： 
T= J+KQ
(4) 画出逻辑图，如图5．31所示。
利用上述两种方法可将任意一种触发器转换为任意另一种触发器，当然不可以由T′触发器转换为其他类型的触发器。


图5.31T触发器转换为JK触发器

5．10触发器的动态参数
由于触发器是由门电路组成的，所以它们的静态参数是一样的。但由于触发器的工作特点，它有几个动态参数在使用中需要注意。
（1） 传输延迟时间tPLH(tPHL)： 从有效时钟脉冲沿到达、异步置位端/异步清零端信号有效至触发器输出端翻转完毕所需要的时间。74系列为10ns量级，4000系列为100ns量级。
（2） 数据建立时间tSET： 指时钟脉冲沿到达之前，必须将输入数据准备好所需的最小时间。
（3） 保持时间tHOLD： 时钟脉冲沿到达后，输入数据必须保持不变的最小时间。
（4） 最高时钟工作频率fCLKMAX： 允许触发器时钟信号的最高频率，74LS74的fCLKMAX=33MHz。
（5） 最小时钟脉冲宽度tW： 为使触发器可靠翻转，触发器时钟脉冲所必须具有的最小宽度。

本章小结
本章介绍了数字系统中的存储单元： 锁存器和触发器。
从基本RS锁存器、门控RS锁存器、门控D锁存器引入了主从式RS触发器、主从式JK触发器，详细分析了其工作原理。也介绍并分析了维持阻塞式D触发器、CMOS主从式D触发器及其工作原理。介绍了T触发器和T′触发器的功能。介绍了异步复位(清0)端，异步置位(置1)端的作用及用法。
指出了门控锁存器与触发器的区别： 触发器的状态变化只发生在时钟脉冲的有效沿，而锁存器的状态在门控信号有效时随输入的变化而变化。
触发器的时钟脉冲有效沿是指时钟脉冲的上升沿或下降沿，视触发器的具体结构而定。可通过查阅器件的数据手册获知。
介绍了各种锁存器、触发器的各种描述方法： 逻辑符号、状态转换表、状态转换图、状态转换方程、时序图、状态转换驱动表、驱动方程。介绍了触发器的功能转换方法。
本章习题
51图题51所示为由或非门组成的基本RS锁存器。试分析该电路，即写出它的状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，并画出它的逻辑符号，说明S、R是高有效还是低有效。

52试写出主从式RS触发器的状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，注意约束条件。
53试画出如图题53所示D型锁存器的时序图。


图题51或非门组成的基本RS锁存器




图题53D型锁存器的时序图


54试用各种描述方法描述D锁存器： 状态转换表、状态转换方程、时序图、状态转换驱动表、驱动方程和状态转换图。
55锁存器与触发器有何异同？
56试描述主从式RS触发器，即画出其功能转换表，写出状态方程，画出状态表，画出逻辑符号。
57试描述JK、D、T和T′触发器的功能，即画出它们的逻辑符号、状态转换表、状态转换图、时序图、状态转换驱动表，写出它们的状态方程。
58试分析图5．24(a) 所示电路中虚线内电路Q′与输入之间的关系。
59试分析图5．24(b)所示电路的功能，并画出其功能表。
510试用状态方程法完成下列触发器功能转换： 
JK→D，D→T，T→D，JK→T，JK→T′，D→T′
511试用驱动表法完成下列触发器功能转换： 
JK→D，D→T，T→D，JK→T，JK→T′，D→T′。
512试用一个T触发器和一个21多路选择器构成一个JK触发器。
513试用一个D触发器、一个21多路选择器和一个反相器构成一个JK触发器。
514设图题514中各触发器的初始状态均为0，试画出在CP信号作用下各触发器Q端的输出波形。


图题514触发器波形



515画出图题515所示电路在给定输入波形作用下的输出端Y的波形。设触发器的初始状态均为0。


图题515触发器电路输出波形