第5章记忆单元电路
本章主要学习具有记忆功能的单元电路——锁存器、触发器。锁存器、触发器与逻辑门一样，是组成数字系统的基本逻辑单元电路。与逻辑门不同的是，它们具有记忆功能，是组成时序逻辑电路的重要部件。本章主要学习锁存器和触发器的工作原理、逻辑功能、特性方程、状态图、时序图等，为学习时序逻辑电路打好基础。
5．1学习要求
本章各知识点的学习要求如表5．1．1所示。


表5．1．1第5章学习要求



知识点
学 习 要 求

熟练掌握正确理解一般了解


基本概念
锁存器、触发器的特点√

锁存器、触发器的分类√


锁存器的电路结构与工作原理基本RS锁存器、门控锁存器√

锁存器的逻辑功能
基本RS锁存器√

门控RS锁存器√

门控D锁存器√


触发器的描述方法功能表、特性方程、状态转换图、驱动表、时序图√

触发器的电路结构与工作原理
主从触发器√

边沿触发器√


触发器的逻辑功能
RS触发器√

JK触发器√

D触发器√

T与T′触发器√


触发方式
电平触发(锁存器)√

边沿触发(触发器)√


触发器之间的转换
JK触发器转换为D触发器√

JK触发器转换为T或T′触发器√

D触发器转换为JK触发器√

D触发器转换为T或T′触发器√


5．2要点归纳
锁存器与触发器是具有记忆功能的单元电路，它们根本的区别是触发方式不同。锁存器为电平触发，即它的输入信号可以直接引发输出状态的改变。触发器为边沿触发，它只在时钟脉冲CP跳变沿时改变输出状态。锁存器与触发器的种类繁多且表达方式多样，下面通过列表加以概括。
5．2．1锁存器
常见的锁存器有： 基本RS锁存器(与非门组成的RS锁存器、或非门组成的RS锁存器)、门控RS锁存器(具有使能端的RS锁存器)、门控D锁存器(具有使能端的D锁存器)。表5．2．1列出了上述几种锁存器的符号、功能表、触发特点。


表5．2．1几种常用的锁存器



名称符号功能表触 发 特 点

基本RS锁存器(由与非门组成) 



RSQn+1

00×

010

101

11Qn

电平触发

基本RS锁存器(由或非门组成) 


RSQn+1

00Qn

011

100

11×

电平触发

门控RS锁存器


ERSQn+1

0××Qn

100Qn

1011
1100
111×

电平触发

门控D锁存器


EDQn+1

0×Qn

100

111

电平触发

5．2．2触发器
触发器从逻辑功能来分，有RS触发器、JK触发器、D触发器、T触发器、T′触发器等； 不同功能的触发器其输入、输出的逻辑关系不同，可以由触发器的功能表、特性方程、状态转换图、驱动表来表示。从结构来分，有主从触发器、维持阻塞边沿触发器、利用传输延迟的边沿触发器等。不同结构的触发器其触发特点不同，这可以由触发器的逻辑符号体现出来。在波形分析时，要特别注意触发器的触发特点。表5．2．2列出了几种常用触发器的符号、功能、触发特点。


表5．2．2几种常用的触发器



名称RS触发器JK触发器D触发器

符号

功能表

SRQn+1

00Qn

010

101

11不定


JKQn+1

00Qn

010

101

11n


DQn+1

00

11


特性方程Qn+1=S+Qn

RS=0Qn+1=Jn+QnQn+1=D

状态转换图

驱动表

Qn→Qn+1SR

000×

0110

1001

11×0


Qn→Qn+1JK

000×

011×

10×1

11×0


Qn→Qn+1D

000

011

100

111


触发特点CP脉冲下降沿触发CP脉冲下降沿触发CP脉冲上升沿触发(边沿)
续表


名称T触发器T′触发器

符号

功能表

TQn+1

0Qn

1n


QnQn+1

01

10


特性方程Qn+1=Tn+QnQn+1=n

状态转换图无

驱动表

Qn→Qn+1T

000

011

101

110
无

触发特点CP脉冲下降沿触发CP脉冲下降沿触发

注： ①为了增加使用的灵活性，触发器可设置多个输入端。如JK触发器的输入端可有J1、J2、J3，K1、K2、K3，多端之间是相与的关系，即J= J1J2J3， K=K1K2K3； ②为了预置初始状态，触发器可以设置直接置0端RD和直接置1端SD。它们的优先级高于触发器的其他输入端。常见两种功能特点的RD和SD端： 一种是低电平有效的，在其逻辑符号的RD、SD端点上有小圆圈，表示当RD、SD分别输入低电平时完成置0、置1的功能，不用时要使RD、SD同时为高电平。另一种是高电平有效的，在其逻辑符号的RD、SD端点上无小圆圈，这表示当RD、SD分别输入高电平时完成置0、置1的功能，不用时要使RD、SD同时为低电平。

5．2．3不同功能触发器之间的转换
各种不同功能触发器之间可以相互转换，实际中最常见的是JK和D触发器，表5．2．3列出了由它们转换为其他功能触发器的状况。


表5．2．3触发器功能的转换



转换内容JK→DJK→TJK→T′

转换依据Qn+1=Jn+Qn

Qn+1=D=Dn+DQn

得J=D，K=Qn+1=Jn+Qn

Qn+1=Tn+Qn

得J=T，K=TQn+1=Jn+Qn

Qn+1=n

得J=1，K=1
续表


转换内容JK→DJK→TJK→T′

转换电路

转换内容D→JKD→TD→T′

转换依据Qn+1=D

Qn+1=Jn+Qn

得D=Jn+QnQn+1=D

Qn+1=Tn+Qn

得D=Tn+QnQn+1=D

Qn+1=n

得D=n

转换电路

5．3难点释疑
1．  如何正确画出触发器电路的工作波形？
答： 触发器电路主要涉及触发器的使用，要正确画出触发器电路的工作波形，必须弄清两个问题： 一是触发器的类型及电路结构，确定触发器在什么时刻发生翻转； 二是根据触发器的逻辑功能确定触发器的次态。在第二个问题中，首先观察优先级最高的直接置0和直接置1输入端RD、SD，若RD或SD处于有效电平，此时触发器的次态与输入信号无关； 当RD或SD为无效电平时，触发器的次态根据输入信号确定。
2．  什么是门控锁存器的“空翻”现象？如何抑制“空翻”？
答： 在使能信号为“1”期间，门控锁存器的输出随输入发生多次变化的现象称为“空翻”。空翻造成锁存器工作不可靠，当干扰信号在输入端引起电平突变时，锁存器输出的逻辑值发生变化。为了抑制空翻，可采用触发器，例如边沿触发方式的主从JK触发器和维持阻塞D触发器等。这些触发器由于只在时钟脉冲边沿发生翻转，从而有效地抑制了空翻现象。
3．  如何理解主从JK触发器的“一次变化”现象？怎样避免“一次变化”？
答： 主从结构的JK触发器有一个缺点——“一次变化现象”，有两种情况会发生“一次变化”。
(1) 触发器的Q=0、=1，在CP=1期间J出现过从010的变化。
触发器的Q=0、=1，其内部主锁存器和从锁存器的初始状态分别为Q′=0、′=1和Q=0、=1，如图5．3．1所示。在CP=1期间，无论K=1或K=0，当J由0变为1时，G1、G2的输出分别为0和1，使主锁存器状态翻转为Q′=1、′=0。当J再变回0时，主锁存器的状态是否能恢复到原来的0状态呢？答案是否定的。因为从锁存器的状态没有变，Q仍为0，通过反馈线封锁了G1门，当J再变回0时，G1、G2的输出都为0，主锁存器不再翻转。所以当CP下降沿到来时，从锁存器翻转为Q=1、=0。对于给定的输入波形画出其对应的输出波形，如图5．3．2所示。


图5．3．1主从JK触发器的内部结构及状态(Q=0、=1)





图5．3．2主从JK触发器的一次变化波形(CP=1期间J出现从010)


由图5．3．2可知，在CP的下降沿，Q输出的逻辑状态与JK触发器的功能不相符。
由此看出，主从JK触发器在CP=1期间，主锁存器只变化(翻转)一次，这种现象称为一次变化现象。
(2) 触发器的Q=1、=0，在CP=1期间K出现过从010的变化。
触发器的Q=1、=0，其内部主锁存器和从锁存器的初始状态分别为Q′=1、′=0和Q=1、=0，如图5．3．3所示。在CP=1期间，无论J=1或J=0，当K由0变为1时，G1、G2的输出分别为1和0，使主锁存器状态翻转为Q′=0、′=1。当K再变回0时， G1、G2的输出都为0，主锁存器不再翻转。所以当CP下降沿到来时，从锁存器翻转为Q=0、=1。对于给定的输入波形画出其对应的输出波形，如图5．3．4所示。


图5．3．3主从JK触发器的内部结构及状态(Q=1、=0)




图5．3．4主从JK触发器的一次变化波形(CP=1期间K出现从010)


从图5．3．4可知，主从触发器的初始状态Q=1、=0时，若在CP=1期间K出现过从010的变化，同样会产生“一次变化”现象，“一次变化”也导致了Q与触发器功能不相符的逻辑输出。
只有在两种情况下会出现一次变化现象。一是当触发器的输出为0状态时，在CP=1期间J出现过010的变化； 二是当触发器的输出为1状态时，在CP=1期间K出现过010的变化。
为了避免发生一次变化现象，比较简单的办法是在使用主从JK触发器时，保证在CP=1期间，J、K保持状态不变。另一种方法是从电路结构上入手，让触发器只接收CP触发沿(上升沿或下降沿)到来前一瞬间的输入信号，即选用边沿触发器。
4． 在实际应用中，如何实现触发器逻辑功能的转换？
答： 在实际应用中，经常需要将一种功能的触发器转换成其他功能的触发器。触发器逻辑功能转换的方法是： 对比两种触发器的特性方程，得到转换电路的逻辑表达式，进而通过必要的逻辑门和一些连线，画出转换电路，就可以实现触发器逻辑功能的转换。
下面，以D触发器转换为T触发器为例进行详细分析。
D触发器的特性方程为
Qn+1=D
T触发器的特性方程为
Qn+1=Tn+Qn
通过比较上述两个触发器的特性方程，可以得到转换电路的逻辑表达式为
D=T+Q=TQ=T⊙
因此，可以在D触发器的D输入端前增加一个异或门或者同或门即可实现D触发器到T触发器功能的转换。逻辑电路分别如图5．3．5(a)、(b)所示。


图5．3．5D触发器转换为T触发器


5．4重点剖析
【例5．1】 触发器电路如例图5．11所示，设各触发器的初始状态为0，请画出在连续脉冲CP作用下的各触发器输出端的波形，并指出哪些电路工作在计数状态。
解： 分析电路，写出表达式： 
(a) 由Qn+1=Jn+Qn，J=K=1，得Qn+1=n
(b) 由Qn+1=Jn+Qn，J=n，K=0，得Qn+1=1。因初始状态为0，所以在第一个CP脉冲下降沿的作用下，输出才改变为1。
(c) 由Qn+1=D，D=n，有Qn+1=n
(d) 由Qn+1=Jn+Qn，J=Qn，K=n，得Qn+1=Qn，因初始状态为0，所以输出状态始终与它一致。
(e) 由Qn+1=D，D=n，有Qn+1=n。但因RD=0，SD=1，则会直接置0。
(f) 因RD=SD=1，处于弃权状态，所以由Qn+1=Jn+Qn，J=n，K=Qn，得Qn+1=n。
画出各电路的输出波形如例图5．12所示。通过逻辑符号确定： (a)、(b)中的触发器是下降沿触发的； (c)、(d)、(e)、(f)是上升沿触发的。
(a)、(c)、(f)对应的电路工作在计数状态，即T′触发器。


例图5．11





例图5．12


【例5．2】触发器电路及CP、A、B的波形如例图5．21所示，设各触发器的初始状态为0，试画出各触发器输出端的波形。


例图5．21


解： 在例图5.21(a)中： D=(AB)n。在例图5.21(b)中： J=n，K=(AB)。根据触发器的输入、功能、触发特点画出各电路的输出波形如例图5．22所示。
*特别提示： 在画触发器的波形图时，应注意以下两点： 
(1) 触发器的翻转时刻发生在时钟脉冲CP的触发沿(上升沿或下降沿)。
(2) 触发器的翻转方向(次态)取决于CP触发沿前一瞬间的输入变量的状况。


例图5．22


【例5．3】两触发器构成的同步时序电路及CP、X的波形如例图5．31所示。分析电路并画出Q0、Q1和Z端的输出波形。设各触发器的初始状态为0。


例图5．31


解： (1) 分析电路，写出逻辑表达式： 
FF0： J0=Xn1(当X=0时,J0=n1，当X=1时,J0=Qn1)， K0=1
FF1： J1=XQn0(当X=0时,J1=Qn0，当X=1时,J1=n0)， K1=1
Z=(XQn1)·n0(当X=0时,Z=Qn1n0，当X=1时，Z=n1n0)
(2) 根据以上表达式，可画出在CP、X作用下电路的波形图，如例图5．32所示。


例图5．32


*特别提示： ① 【例5．3】电路中的两个触发器的输出状态在CP脉冲下降沿的作用下同步翻转，翻转为什么状态取决于CP下降沿前一瞬间的J、K，而J、K又与触发器的输出状态相关，就要看下降沿前一瞬间的输出状态了。
② X是整个电路的输入控制信号，Z是整个电路的输出信号。触发器的输出状态Q0、Q1和输出Z都受到X的控制。画波形时要注意X的取值。另外，Z与X、Q0、Q1之间为组合逻辑关系，这意味着当时的输入(X、Q0、Q1)决定当时的输出(Z)。可先画出Q0、Q1，最后画Z的波形。
【例5．4】电路如例图5．41(a)所示，设各触发器的初始状态为0，请画出在例图5．41(b)所示CP及X作用下的各触发器输出端的波形。


例图5．41


解： 电路中有两个触发器，FF0由CP下降沿直接触发状态翻转； FF1由Q0上升沿触发。两触发器翻转为何种状态由它们的输入信号决定： J0=Xn1， K0=1 ，J1=K1=1。此电路要特别注意的是： 触发器设置有直接置0端，且为低电平有效，


例图5．42

由X控制。当X为0时，两触发器均置0，并且触发器的其他输入端无效。只有置0端为1时，CP、J、K才有效。
根据以上分析，可画出在CP、X作用下电路的波形图，如例图5．42所示。
5．5同步自测
5．5．1同步自测题
一、 填空题
1． 由与非门组成的基本RS锁存器，欲使锁存器处于“置1”状态，其输入信号应为。
2． 由或非门构成的基本RS锁存器，输入信号的约束条件是。
3． 主从JK触发器的特性方程是； 维持阻塞边沿D触发器的特性方程是。
4． 对于JK触发器，若输入J=0，K=1，则在CP脉冲作用后，触发器的次态应为。
5． 对于T触发器，若现态Qn=0，在CP脉冲作用后，欲使次态Qn+1=1，则触发器的输入T应为。 
二、 选择题
1． 在下列记忆单元电路中，没有约束条件的是()。

A． 基本RS锁存器
B． 门控RS锁存器
C． 主从RS触发器
D． 主从JK触发器
2． 假设JK触发器的现态Qn=0，欲使次态Qn+1=0，则输入信号应为()。
A． J=0，K=×
B． J=×，K=0
C． J=0，K=0
D． J=1，K=1
3． 电路如图5．5．1所示，能够实现Qn+1=n的电路是()。


图5．5．1


4． 电路如图5．5．2所示。输出端Q所得波形的频率为CP信号二分频的电路为()。


图5．5．2


5． 若将D触发器转换为T触发器，则图5．5．3所示电路中的虚线框内应是()。
A． 或非门
B． 与非门
C． 异或门
D． 同或门


图5．5．3


三、 分析题
1．  触发器电路和输入端CP、SD、RD、A、B的电压波形如图5．5．4所示，设触发器的初始状态为0，试画出触发器输出端Q的电压波形。


图5．5．4


2． 已知边沿JK触发器逻辑图和各输入端的电压波形如图5．5．5所示，设触发器的初始状态为0，试画出触发器输出端Q的电压波形。



图5．5．5


3．  已知电路及CP、A的波形如图5．5．6所示，设触发器的初始状态均为0，试画出FF1和FF0的输出端Q1和Q0的波形。 


图5．5．6


5．5．2同步自测题参考答案
一、 填空题

1． S=0，R=1
2． RS=0
3． Qn+1=Jn+Qn； Qn+1=D
4． 0
5． 1
二、 选择题
1~5D、A、B、B、C
三、 分析计算题
1． 解： 由图5．5．7可知，SD、RD为低电平有效，当SD=0时，Q为1； 当RD=0时，Q为0； 当SD=1、RD=1时，在CP上升沿发生翻转，Qn+1=D=(AB)n。因此，可画出Q的波形如图5.5.7所示。
2． 解： 由触发器的逻辑图可知，RD为高电平有效，即当RD=1时，Q为0。当RD=0时，触发器实现JK触发器的功能，且在CP上升沿发生翻转。因此，可画出Q的电压波形如图5．5．8所示。



图5．5．7




图5．5．8


3． 解： 由电路图可知，触发器FF1的CP1=A(上升沿)，触发器FF0的CP0=CP(上升沿)。D触发器的状态方程为Qn+11=n1，Qn+10=Qn1。
在给定CP、A的作用下，可画出输出波形如图5．5．9所示。 


图5．5．9


5．6习题解答
5．1输出Q和端的波形如解图5．1所示。


解图5．1


5．2Q和端的波形如解图5．2所示。


解图5．2


5．3Q和端的波形如解图5．3所示。


解图5．3


5．4Q端的波形见解图5．4。
5．5Q端的波形见解图5．5。



解图5．4




解图5．5


5．6Q端的波形见解图5．6。
5．7各电路的输出波形如解图5．7所示。



解图5．6



解图5．7


5．8Q1和Q2的波形如解图5．8所示。
5．9Q0和Q1端的输出波形如解图5．9所示。




解图5．8





解图5．9


5．10根据题意可知，J=，K=Q，代入JK触发器的特性方程可求得Qn+1=n。Q、、UO1、UO2的波形见解图5．10。


解图5．10


5．11Q0和Q1端的输出波形见解图5．11。


解图5．11


5．12Q0、Q1的波形见解图5．12。
5．13Q0和Q1的波形见解图5．13。



解图5．12





解图5．13


5．14Φ1、Φ2的波形见解图5．14。Φ1、Φ2的相位差一个CP脉冲周期。


解图5．14


5．15Q0、Q1端的波形见解图5．15。
5．16Q0、Q1端的波形见解图5．16。



解图5．15





解图5．16


5．17(1) JK触发器实现的逻辑电路见解图5．17(a)。
(2) D触发器实现的逻辑电路见解图5．17(b)。


解图5．17


5．18Q0、Q1及输出UO的波形见解图5．18。


解图5．18


5．7自评与反思