第3章MAX+plus Ⅱ软件概述




3.1MAX+plus Ⅱ软件简介
MAX+plus Ⅱ 10.2界面友好，使用便捷，被誉为业界最易学易用的EDA软件。它支持原理图、VHDL和Verilog语言文本文件，以及波形与EDIF等格式的文件作为设计输入，并支持这些文件的任意混合设计。MAX+plus Ⅱ具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。在适配之后，MAX+plus Ⅱ生成供时序仿真用的EDIF、VHDL和Verilog三种不同风格的网表文件。
MAX+plus Ⅱ支持主流的第三方EDA工具，如Synopsys、Cadence、Synplicity、Mentor、Viewlogic、Exemplar和Model Technology等。MAX+plus Ⅱ支持除APEX20K系列之外的所有Altera CPLD/FPGA大规模逻辑元件。
3.1.1MAX+plus Ⅱ开发软件特点
1. 开放的界面

MAX+plus Ⅱ支持Cadence、 Exemplarlogic、 Mentor Graphics、 Synplicity、Viewlogic和其他公司所提供的EDA工具接口。
2. 与结构无关
MAX+plus Ⅱ系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑元件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。
3. 完全集成化
MAX+plus Ⅱ的设计输入、处理与校验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。
4. 丰富的设计库
MAX+plus Ⅱ提供丰富的库单元供设计者调用，其中包括74系列的全部元件和多种特殊的逻辑功能(MacroFunction)以及新型的参数化的兆功能(MageFunction)。
5. 模块化工具
设计人员可以从各种设计输入、处理和校验选项中进行选择从而使设计环境用户化。
6. 硬件描述语言(HDL)
MAX+plus Ⅱ软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。
7. Opencore特征
MAX+plus Ⅱ软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。
3.1.2MAX+plus Ⅱ开发软件的主要功能
1. 支持的PLD元件

主要支持三大类近8个系列的PLD元件： 
 多阵列结构的MAX9000、MAX7000、MAX3000和Classic系列；  
 柔性阵列结构的FLEX10K、FLEX8000和FLEX6000系列； 
 先进阵列结构的ACEX1K系列。
2. 支持的设计输入方式
 基于图形编辑器创建的原理图设计文件(.gdf文件)； 
 基于文本编辑器创建的HDL文本文件； 
 基于波形编辑器创建的波形输入设计文件(.wdf文件)； 
 基于其他常用的EDA工具产生的输入文件。
3. 提供设计编译
通过编辑器可完成设计项目的规则检查、逻辑综合与自动适配、多元件划分、错误自动定位、定时驱动编辑和开放核环境等功能。
4. 提供设计验证
通过定时分析器能对设计项目进行功能仿真、时序仿真、波形分析、定时分析等验证。
5. 提供元件的编程和配置
提供操作灵活、使用方便的元件编程(Programming)和配置(Configuration)工具。
3.1.3MAX+plus Ⅱ运行环境需求
支持的操作系统： Windows 98/Me/2000以及Windows XP。
安装所需空间： 1GB。
内存要求： 可用64MB，推荐内存64MB以上。
3.2MAX+plus Ⅱ的安装
3.2.1MAX+plus Ⅱ软件安装

(1) 将MAX+plus Ⅱ光盘放进光驱，这里假设光驱的驱动器号为F。选择Windows系统的“开始”→“运行”菜单，输入“F:＼ ALTERA_MAXplusII_10.0_FULL＼SETUP.EXE”，然后出现欢迎界面，如图3.1所示，单击Next按钮，即可开始安装过程。


图3.1Welcome窗口


(2) 进入图3.2所示窗口，单击Yes按钮，表示接受此协议。此时出现提示，告诉你需要一个license文件来运行程序，单击此提示中的Next按钮。


(3) 进入图3.3所示窗口，输入用户名和公司名，单击Next按钮。

(4) 进入图3.4所示窗口，选择完全安装即默认选项，单击Next按钮。

(5) 进入图3.5所示窗口，默认安装路径时，单击Next按钮。若把软件安装在C盘，单击Browse按钮进行路径设置。这里需要注意的是MAX+plus Ⅱ软件的安装路径中不得含有中文。
(6) 接着在出现的窗口一直单击Next按钮，直到如图3.6所示开始安装。



图3.2授权许可界面




图3.3用户信息界面




图3.4安装组件选择窗口




图3.5安装路径选择窗口




图3.6执行安装


3.2.2MAX+plus Ⅱ软件授权
(1) 通过Windows系统菜单“开始”→“程序”→MAX+plus Ⅱ→MAX+plus Ⅱ，运行MAX+plus Ⅱ。首次运行MAX+plus Ⅱ，会出现License Agreement(授权协议)对话框(见图3.7)，按Tab键，然后再单击Yes按钮即可。当出现对话框提示当前的软件保护号(Software Guard ID)时，应到指定的Internet站点上申请授权号。


图3.7授权协议对话框


(2) 将申请到的授权号输入Authorization Code对话框的文本输入框中，单击OK按钮即可，也可先单击Validate按钮看一下授权号是否正确。
安装完MAX+plus Ⅱ系统文件后，可通过运行光盘上的文件“Acroread＼win＼disk1＼setup.exe”来安装PDF文件阅读器，以便阅读包括Altera公司的数据手册、应用笔记等文档内容。光盘根目录下的文件Altera.pdf是光盘上Altera所有文档的索引。
3.3MAX+plus Ⅱ设计流程
3.3.1设计流程

根据图3.8，下面简述设计流程的几个重要步骤，后面章节实例中将进行详细说明。
1. 设计输入
提供图形、文本和波形编辑器实现图形、AHDL、VHDL、Verilog HDL或波形的输入，也可输入网表文件。
2. 项目编译
提供了一个完全集成的编译器(Compiler)，可直接完成从网表提取到最后编程文件的生成，包含时序模拟、适配的标准文件。
3. 项目校验
对设计项目的功能、时序进行仿真和时序分析，判断输入/输出间的延迟。
4. 项目编程
将设计下载/配置到所选择的元件中。



图3.8MAX+plus Ⅱ设计流程


3.3.1.1MAX+plus Ⅱ工具按钮简介
1. 设计文件操作按钮（图3.9）



图3.9文件操作按钮


2. 设计项目处理操作按钮（图3.10）



图3.10项目处理操作按钮


3. 设计文件编辑操作按钮（图3.11）


图3.11文件编辑操作按钮


4. 绘图操作和绘制波形操作按钮（图3.12）


图3.12绘图操作和绘制波形操作按钮


3.3.1.2基于原理图设计文件的输入
用图形编辑器所做的设计也叫作原理图设计，通常使用MAX+plus Ⅱ提供的库元件和用户自定义的符号进行设计。采用这种方式时，应采用自顶向下(TopDown)的设计方式，就是从系统级开始，把系统划分为若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用库文件来实现为止。当对系统认识得很清楚并且能把它划分为一些基本单元，而且系统速率要求较高时，或者整个系统中有对时间特性要求较高的部分时，一般采用原理图设计的方法。尽管原理图设计的效率比较低，但是能够保证实现系统的技术指标，且便于系统的仿真和设计的改进。
下面通过一个实例介绍原理图设计的方法和技巧。所举例子是用74161设计一个模12计数器。
1. 项目的建立
1) 建立工作目录
用户的每个独立设计都对应一个项目，每个项目可包含一个或多个设计文件，其中有一个是顶层文件，顶层文件的名字必须与项目名相同。编译器是对项目中的顶层文件进行编译。项目还管理所有中间文件，所有项目的中间文件的文件名相同，仅后缀名(扩展名)不同。对于每个新的项目最好建立一个单独的文件夹，使设计有条理化。切记项目名不同于项目文件夹，项目文件夹可包含多个项目文件。我们在这里需要新建工程存储目录，在D盘下新建一个名为mydesign的文件夹，这个文件夹用来存放以后所有的MAX+plus Ⅱ工程，在mydesign下新建一个名为graph的文件夹用来存储本次实验的工程。
2) 启动MAX+plus Ⅱ 
启动MAX+plusⅡ10.2，进入图3.13所示MAX+plusⅡ管理器窗口。在File菜单中选择Project的Name选项。


图3.13管理器窗口


3) 建立项目
出现如图3.14所示的对话框，在Directories区选中刚才为项目所建的目录； 在Project Name区键入项目名，单击OK按钮即完成项目建立。需要注意的两点是，MAX+plus Ⅱ软件对大小写不敏感，而且不识别中文。


4) 目标元件选择
选择菜单命令Assign→Device，出现如图3.15所示的窗口。选择ACEX1K系列的芯片，Devices可以选择AUTO，让软件自动匹配具体元件。也可以选择一个确定的型号，这里以EP1K30QC2081为例。单击OK按钮，完成选择。


图3.14建立项目名




图3.15设定元件




图3.16新建文件窗口


完成以上步骤之后，一个工程就新建完毕了。
2. 原理图设计
1) 创建图形输入文件
在MAX+plus Ⅱ中要打开图形编辑器输入原理图有两种方法： 一种方法是选择MAX+plus Ⅱ→Graphic Editor file，直接打开图形编辑器； 另一种方法是选择菜单命令File→New，出现如图3.16所示的新建文件窗口。

可以看到，打开图形编辑器后，如图3.17所示，菜单栏和工具栏的命令选项增多了，并且图形编辑器左侧出现一个工具条，称它为绘图工具条。绘图工具条的含义上文已有介绍。



图3.17图形编辑窗口


打开图形编辑器之后就新建了一个新的无标题图形文件，可以在原理图设计完成后保存该文件，也可以在设计之前保存文件。为了保证存盘的及时性，推荐在设计之前保存文件。从File菜单下选择Save，出现文件保存对话框。单击OK按钮，使用默认的文件名存盘。此处默认的文件名为cntm12.gdf，即项目名cntm12再加上图形文件的拓展名。
2) 调用库元件
设计原理图需要调用库元件，设计之前需要根据所实现的功能选择库元件，在使用原理图设计之前应该先将数字电路设计好。设计模12计数器，就需要基本的计数元件，在mf库里有74系列元件，里面包含了多种计数器。
调用库元件的方法有很多种，可以先在图形编辑区双击鼠标打开Enter Symbol对话框。也可以选择菜单命令Symbol→Enter Symbol，无论哪种方式均打开如图3.18所示窗口。



图3.18加入库元件窗口


MAX+plusⅡ为实现不同的逻辑功能提供了大量的库文件，每个库对应一个目录。这些库的具体分类及特点如表3.1所示。


表3.1MAX+plus Ⅱ库简介


库名内容


用户库用户自建的元件，即一些底层设计
Prim(基本库)基本的逻辑模块元件，如各种门、触发器等
mf(宏功能库)所有74系列逻辑元件，如74161
mega_lpm包括参数化模块，功能复杂的高级功能模块，如可调模值的计数器、FIFO、 RAM等
Edif与mf库类似

在库选择区双击“c:＼maxplus2＼max2lib＼mf”，此时在元件列表区列出了该库中所有元件，找到74161，并单击。此时74161出现在元件符号名输入区，如图3.19所示。


图3.19选择74161元件


双击它，或者单击OK按钮，就可以将74161添加到元件编辑区，如图3.20所示。



图3.20调入库文件后的图形编辑器窗口


对于库中调出的元件都可在帮助文件中找到相关功能说明及用法，下面从了解74161真值表的例子说明帮助文件的用法。在菜单栏单击Help→OldStyle Macrofunctions,如图3.21所示。



图3.21查看元件文档


在弹出的窗口下选择Counters(74161为计数器系列)，然后在接下来出现的窗口中选择74161，如图3.22所示。


图3.2274161芯片资料


因为模12计数器还需要用到一些其他元件，添加的方法与上述相同，再添加一个NAND3(三输入与非门)和一个GND(电源地)。
3) 摆放元件
按照输入/输出关系把各元件摆放好，一般来说，元件的输入端在左边，输出端在右边。但是这样有时候也不便于连线，需要把元件翻转一下方向。翻转元件的方法是，选中需要进行翻转的元件然后单击鼠标右键，选择快捷菜单Flip Horizontal或者选择快捷菜单Rotate→180°。摆放好的元件如图3.23所示。



图3.23元件摆放


4) 连接元件
用绘图工具条里的直线和正交线把这些元件连接起来，在连线过程中会出现有交叉的地方。如果交叉的线需要连接，就在交叉点处单击已确定插入点位置，然后单击连接线接/断功能按钮，使交叉点接或者断。如果要删除一根连接线，单击这根连接线选中它，然后单击鼠标右键选择快捷菜单Delete。连接完之后如图3.24所示。



图3.24连接完毕


5) 定义输入/输出引脚
根据要实现的功能把原理图中的元件连接起来后，就要定义输入/输出节点。单击绘图工具条中的文本工具，在定义输入/输出节点的连线上方单击，然后输入节点名，这一步是为定义输入/输出引脚做准备。输入/输出引脚是基本元件，在prim库里。从prim库里调出输入/输出引脚，


图3.25输入/输出引脚


修改引脚名，使引脚名和原理图中相应的节点名相同。输入引脚还要根据需要修改默认引脚值，引脚值有高电平VCC和低电平GND。引脚如图3.25所示。


根据模12计数器的原理，经过上述操作步骤后，一个完整的模12计数器的功能模块就设计好了，如图3.26所示。



图3.26模12计数器


如果对元件摆放的位置不满意，可以单击打开橡皮筋连接功能按钮，然后移动元件，在移动的过程中，与元件连接的线不会断开。
3. 保存并检测错误
(1) 选择File→Project→Save&Check命令，或单击工具栏中的“保存”按钮，当前的设计被保存，编辑器窗口被打开，启动网表提取器模块检查设计文件的基本错误。检查完毕，会弹出错误与警告信息对话框。
(2) 如果错误与警告信息对话框显示无错误和警告，则单击“确定”按钮关闭对话框。如果设计有错误或警告，选择MAX+plus Ⅱ→Message Processor命令,打开消息处理窗口，在其中获取并定位错误信息，然后在设计输入窗口中修改错误，直至检查没有错误和警告为止。
(3) 单击编译器窗口右上方的“关闭”按钮关闭编译器，返回图形编辑器窗口。
4. 创建功能模块
在设计无误的情况下，把图形设计文件创建成一个功能模块(文件拓展名为“.sym”)，以供其他图形设计文件所调用，这是做复杂的设计常采用的方法。
选择File→Create Default Symbol命令，即把当前设计文件创建成一个同名的功能模块cntm12.sym。如果当前的设计已经被创建成一个功能模块，则执行此菜单命令会提示是否覆盖已创建的功能模块。如果设计有所改变，则单击“确定”按钮，即可将设计文件的改动保存到其功能模块内； 如果设计没有改变，则单击“取消”按钮。
3.3.1.3基本文本设计文件的输入
MAX+plus Ⅱ支持文本输入设计，即支持用硬件描述语言(HDL)来设计数字逻辑系统。文本编辑器是设计输入的工具。硬件描述语言有很多种，MAX+plus Ⅱ支持AHDL、VHDL、Verilog HDL等硬件描述语言。其中，AHDL是Altera公司根据公司生产的MAX系列元件和FLEX系列元件的特点专门设计的一套完整的硬件描述语言； VHDL是由美国军方组织开发的，1987年成为IEEE标准； 而Verilog HDL是1983年由GateWay公司首先开发成功的，经过诸多改进，于1995年11月正式被批准为IEEE标准。
一般来说，在系统速率较低、时间特性要求不是十分严格的情况下，往往采用硬件描述语言输入设计方式。硬件描述语言可以实现状态机、真值表、条件逻辑、布尔方程和算术操作等。复杂的项目容易通过硬件描述语言简练的、高层次的描述得以实现，所以运用硬件描述语言设计输入文件具有效率高的优点，但语言输入必须依赖综合器，好的逻辑综合器才能把语言转化成优化的电路。
下面使用VHDL语言设计一个十位二进制计数器，用来实现1K分频。
1. 创建设计输入文件
在前面的图形输入中是先创建项目后创建设计输入文件，也可以先创建设计输入文件，而后把项目指定为当前的输入文件。在模块化的设计中往往采用这种方法，即先把整个项目划分为若干模块。在各个模块的设计中，以上模块为当前项目


图3.27新建文本文件窗口


进行设计、编译和校验，各个模块校验通过后，再把它们连接起来构成整个系统。下面在文本输入设计中介绍这种方法。
（1） 打开MAX+plus Ⅱ设计管理器窗口，单击工具栏上的New按钮，选择Text Editor file选项，出现如图3.27所示的窗口。

（2） 单击OK按钮，出现如图3.28所示的窗口。

（3） 在文本编辑器中输入10位二进制计数器的代码，如图3.29所示。

2. 保存并检测错误
(1) 选择File→Project→Save&Check命令，或单击工具栏中的“保存”按钮，当前的设计被保存，编译器窗口被打开，启动网表提取器模块检查设计文件的基本错误。检查完毕，会弹出“错误与警告信息”对话框，如图3.30所示。


图3.28文件编辑器窗口





图3.29十位二进制计数器文本




图3.30保存并检查窗口


(2) 如果“错误与警告信息”对话框显示无错误和警告，则单击“确定”按钮关闭对话框。如果设计有错误或警告，选择菜单栏命令MAX+plus Ⅱ→Message Processor打开消息处理窗口，在其中获取并定位错误信息，然后在设计输入窗口中修改错误，直至检查没有错误为止（警告可以忽略）。
(3) 单击编译器窗口右上方的“关闭”按钮关闭编译器，返回图形编辑器窗口。
3. 创建功能模块
在设计无误的情况下，把文本设计文件创建成一个元件符号(文件拓展名为.sym)，以供其他图形设计文件所调用，这是做层次化设计常采用的方式。
选择菜单命令File→Create Default Symbol，即把当前设计文件创建成一个同名的元件符号counter1k.sym，则编译器会自动打开，并弹出元件符号成功产生的信息对话框。
选择菜单命令File→Edit Symbol，可以打开刚刚创建的元件符号。
3.3.1.4基于波形设计文件的输入
MAX+plus Ⅱ的波形编辑器(Waveform Editor)有两个功能： 一个功能是用于时序仿真或功能测试； 另一个功能是用于设计输入。在前面的入门实例中，波形编辑器只是用来做时序仿真。本节介绍用波形编辑器进行设计输入。做仿真用时，用波形编辑器创建的文件以“.scf”为后缀； 而做设计输入使用时，创建的文件以“.wdf”为后缀。如果把scf类型的文件保存成wdf文件，并且编辑它，则可以生成一个设计输入文件。
设计者通过指定输入的逻辑电平和输出的逻辑电平来创建波形输入文件。波形输入文件适合于已完全确定了输入与输出之间的时序关系的数字逻辑设计，如状态机、计数器、寄存器等。
下面使用波形图来描述一个十二进制计数器。
1. 创建设计输入文件
1) 创建新文件
打开MAX+plus Ⅱ设计管理器窗口，单击工具栏上的“新建”按钮，选择Waveform Editor file选项，在其下拉列表框中选择“.wdf”，如图3.31所示。


图3.31新建波形文件窗口


单击OK按钮，产生一个未命名的波形文件，如图3.32所示。



图3.32波形编辑窗口


单击工具栏上的“保存”按钮，或者选择File→Save命令，出现保存文件窗口，文件命名为counter12.wdf，文件扩展名选择为.wdf，如图3.33所示。


图3.33保存波形设计文件


单击OK按钮，出现如图3.34所示的窗口。



图3.34波形设计文件


2) 设定元件
选择Assign→Device命令，出现如图3.35所示的窗口。选择ACEX1K系列的芯片，Devices可以选择AUTO，让软件自动匹配具体元件。也可以选择一个确定的型号，这里以EP1K30QC2081为例。单击OK按钮，完成选择。



图3.35设定元件


2. 创建输入、输出节点和隐埋节点
由状态转换关系，可定义以下节点： 输入节点CLK和EN，隐埋节点STATE，输出节点有8个，为Q［7..0］。其中，输出节点的逻辑电平随着CLK变化而变化，EN使能模块的节点，STATE指示系统当前时刻所处的状态。下面就在波形编辑器中创建上述节点。
(1) 在波形编辑器中Name区双击，或者选择Node→Insert Node命令，出现如图3.36所示的对话框。


图3.36插入节点


在节点名称中输入CLK，I/O类型选择输入引脚，节点类型选择输入引脚，单击OK按钮确认。
(2) 按照前面的方法和选项创建输入节点EN。
(3) 按照前面的方法打开插入节点窗口，在节点名称中输入state。
(4) 按照前面的方法打开插入节点窗口，插入输出节点。
全部节点创建完毕后，波形编辑器如图3.37所示。



图3.37创建节点后的波形文件


3. 设置结束时间、栅格尺寸和显示方式
结束时间是波形设计的总共时间，栅格尺寸是输入信号中时钟信号变化的最小时间单位，对这两个参数的设置是波形设计中的基本要求。
选择File→End Time命令，出现如图3.38所示的对话框，在对话框的文本框中输入结束时间15.5s。

选择Options→Grid Size命令，出现如图3.39所示的对话框，在对话框的文本框中输入栅格尺寸250.0ms。


图3.38设置结束时间




图3.39栅格尺寸对话框



选择Options→Show Grid命令，则在波形区会显示出栅格，菜单命令如图3.40所示。


选择View→Time Range命令，在显示时间范围对话框中，输入起始时间和终止时间，则波形区就会显示这个范围内的波形，范围外的将不显示。
4. 设计节点波形
1) 设计CLK波形
因为CLK是时钟信号，对于时钟信号，波形编辑器提供了专门的设计方法。单击CLK节点，选择Edit→Overwrite→Clock命令，或在右键快捷菜单中选择Overwrite→Clock命令，则会出现如图3.41所示的窗口。


图3.40显示栅格




图3.41写时钟信号



2) 设计EN波形
EN信号是使能信号，高电平有效。输出节点波形完成后如图3.42所示。


图3.42输入节点波形


3) 设计隐埋节点波形
隐埋节点为STATE，是状态机信号，指示了系统所处的状态。系统共有12个状态，用英文的序数表示： S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10和S11。时钟信号的上升沿到来，则系统的状态随之改变，系统就在这12种状态之间转换。
可以通过上述的状态机赋值按钮对隐埋节点进行赋值。输出节点的状态随着隐埋节点的变化而变化。所有信号赋值完之后的波形图如图3.43所示。


图3.43设计完成的波形编辑器


5. 保存并检查错误
选择File→Project→Save&Check命令，或单击工具栏中的“保存”按钮，当前的设计被保存，编辑器窗口被打开，启动网表提取器模块检查设计文件的基本错误。检查完毕，会弹出“错误与警告信息”对话框。
3.3.2设计编译
3.3.2.1编译选项设置

选择MAX+plus Ⅱ→Compiler命令，弹出的窗口如图3.44所示。
编辑器由多个功能模块组成： 
 网表提取模块： 用于生成设计的网表文件。
 数据库建库模块： 用于建立描述整个设计的数据库。
 逻辑综合模块： 用于对设计进行逻辑综合和优化。
 逻辑分割模块： 用于对设计进行逻辑分割。
 逻辑适配模块： 将已通过逻辑综合的设计映射到所选元件中。
 时序仿真网表生成模块： 生成用于时序仿真的各种文件。
 装配模块： 生成用于元件编程下载的各种文件。


图3.44编译器图示


单击Start按钮开始编译。编译完成后如图3.45所示。


图3.45编译结果



3.3.2.2引脚的锁定
将设计文件中的输入、输出端口映射到所选元件指定引脚的过程称为引脚锁定。有两种锁定引脚的方法： 
 编译前锁定： 在设计文件编译前，通过“引脚锁定”对话框来实现引脚的锁定。
 编译后锁定： 在平面布局编辑器上通过编辑适配结果来修改引脚锁定。
引脚锁定的步骤如下： 
(1) 打开“引脚锁定”对话框。
在MAX+plus Ⅱ命令栏中选择Assign→Pin/Location/Chip...，弹出如图3.46所示的设置引脚/定位/芯片的对话框。



图3.46Pin/Location/Chip对话框


(2) 选择输入节点CLK，节点名称(Node Name)文本框中将显示要分配的节点。例如，如果要分配输入点CLK，单击Search按钮，弹出如图3.47所示的对话框。


在List Nodes of Type面板里，单击List按钮，列出了当前项目中所有的输入节点，单击OK按钮确认，则图3.48中的节点名称文本框中显示出当前选择的输入节点CLK。

现在，按照资料把节点CLK分配给引脚83。选择Pin选项，单击下拉按钮，选择引脚83，如图3.49所示。
然后，单击Add按钮，把分配的结果添加到Existing Pin/Location/Chip Assignments列表中，如图3.50所示。



图3.47查询节点数据库




图3.48Search Node Database对话框




图3.49选择引脚83






图3.50已存在的引脚分配



按照文档要求继续完成余下的引脚分配即可。