第3章双极型数字电路 第2章学习了MOSFET逻辑电路的基本概念，本章将讨论双极型逻辑电路的基本原理。首先讨论发射极耦合逻辑(ECL)。该技术基于差分放大电路，用于专门的高速应用。 在MOS数字技术出现之前，双极型数字系列晶体管晶体管逻辑(TTL)电路被广泛使用。分析了TTL和肖特基TTL逻辑电路，并给出BiCMOS逻辑电路的基本概念。 由于双极型逻辑电路的功耗相对较大，所以目前用得越来越少。 预览 在本章，将：  分析基本的发射极耦合逻辑电路。  分析并设计改进型发射极耦合逻辑电路。  分析晶体管晶体管逻辑电路。  分析并设计肖特基和低功耗肖特基晶体管晶体管逻辑电路。  分析BiCMOS数字逻辑电路。  作为一个应用，设计一个静态ECL门，用于实现特定的逻辑函数。 3.1发射极耦合逻辑(ECL) 目标： 分析基本的发射极耦合逻辑电路。 发射极耦合逻辑(ECL)电路基于差分放大电路。在数字应用中，差分放大电路工作在非线性区。晶体管要么截止，要么工作在放大区。为减小开关时间和传输延迟时间，应该避免使晶体管进入饱和区。ECL电路是双极型数字技术中传输延迟时间最短的电路。 3.1.1差分放大电路回顾 观察图3.1所示的差分放大电路。对于一个线性差分放大电路，两个输入电压的差值很小，两个晶体管始终偏置在放大区。Q1和Q2的集电极电流与发射结电压之间的关系可以写为： 本章在大多数情况下，使用总瞬时电流和电压参数，尽管在逻辑电路的很多分析中包含直流计算。 iC1=IS evBE1/VT (3.1a) 和 iC2= ISevBE2/VT (3.1b) 其中，假设Q1和Q2互相匹配，且两只晶体管参数IS相同。图3.2所示为其电流电压传输特性曲线。 图3.1基本差分放大电路 图3.2BJT差分放大电路的归一化直流传输特性 在数字应用中，两个输入电压的差值很大，这意味着其中一只晶体管保持偏置在放大区，而另一只晶体管截止。例如，如果 vBE1=vBE2+0.12 ，则 iC1 和iC2 之比为 iC1iC2= evBE1/VTevBE2/VT= e(vBE1-vBE2)/VT= e0.12/0.026=101 (3.2) 当Q1的发射结电压比Q2的发射结电压高120mV时，其集电极电流是Q2的100倍。在实际应用中，Q1导通，Q2截止。 相反，当v1比v2至少低120mV时，则Q1截止，Q2导通。差分放大电路用作数字电路时，可以作为电流开关。当v1比v2至少大120mV时，它打开从RE流向Q1的基本恒定的电流； 当v2比v1至少大120mV时，电流流入Q2。 例题3.1计算用作数字电路的基本差分放大电路的电流和电压。 在图3.1所示电路中，假设V+=2.5V，V-=-2.5V，RC1=RC2=RC=5kΩ，RE=6kΩ，v2=0。直流分析中忽略基极电流。 解： 当v1=v2=0时，两个晶体管均导通。假设发射结开启电压为0.7V，则vE=-0.7V，且有 iE= vE-V-RE= -0.7-(-2.5)6= 0.3mA 假设 Q1和Q2匹配，则有 iC1=iC2= iE/2，由此iC1=iC2=0.15mA。于是 vO1=vO2= V+- iCRC=2.5-0.15×5=1.75V Q1和Q2均偏置在放大区。 令v1=-0.5V，由于晶体管Q1的基极电压比Q2的基极电压低，且差值大于120mV，于是Q1截止，Q2导通。此时，和之前一样，仍有vE=v2-VBE(on)=-0.7V，iE=0.3mA。而iC1=0，iC2=iE=0.3mA，于是有 vO1=V+=2.5V 和 vO2=V+- iC2RC=2.5-0.3×5=1.0V 当v1=+0.5V时，Q1导通，Q2截止。此时，vE=v1-VBE(on)=0.5-0.7=-0.2V，电流iE为 iE=iC1= vE-V- RE= -0.2-(-2.5)6=0.383mA 于是有 vO1=V+- iC1RC=2.5- 0.383×5=0.585V 和 vO2=V+=2.5V 点评： 在给定的三种情况下，晶体管Q1和Q2要么截止，要么偏置在放大区。在数字应用中，输出vO2与输入v1同相，输出vO1与输入反相。 当偏置在导通状态时，晶体管Q1要比Q2导通得更充分一些。为了得到互补对称的输出，RC1需要比RC2略小一些。 练习题3.1观察图3.1所示的差分放大电路。偏置电压 V+=1.8V，V-=-1.8V，v2=0。假设VBE(on)=0.7V，忽略基极电流。 ①设计电路，使得当v1=0时，iE=0.11mA，且vO1=vO2=1.45V。 ②利用①的结果，计算 v1分别为+0.5V及-0.5V时 的iE、vO1以及vO2的值。 ③利用①和②的结果，计算v1分别为 +0.5V及-0.5V时，电路中的功耗。 答案： ①RE=10kΩ，RC=6.364kΩ； ②iE=0.16mA，vO1=0.782V，vO2=1.8V； iE=0.11mA，vO1=1.8V，vO2=1.10V； ③P=0.576mW； P=0.396mW。 3.1.2ECL逻辑门 1. 基本ECL逻辑门 一个基本的2输入ECL或/或非逻辑电路如图3.3所示。两个输入晶体管Q1和Q2并联。在差分放大电路的基础上，如果vX和vY均比基准电压VR至少低120mV，则晶体管Q1和Q2都截止，而基准晶体管QR偏置在放大区。此时，输出电压vO1大于vO2。当vX和vY有一个大于基准电压VR，则基准晶体管QR截止，输出电压vO2大于vO1。vO2输出为或逻辑，vO1输出为或非逻辑。ECL逻辑门电路的优点之一是提供互补输出，节省了获取互补信号所需的独立反相器。 图3.3基本2输入ECL或/或非逻辑电路 图3.3所示的或/或非逻辑电路存在一个问题，输出电压与输入电压的电平不同，输出电压与输入电压不匹配。不匹配的原因是ECL电路的晶体管在截止区与放大区之间切换时，集电结需要始终处于反向偏置状态。逻辑1的输出电平为VOH= V+，当这个电压作用于vX或vY输入时，Q1或Q2导通，集电极电压vO1下降至V+以下； 集电结正偏，晶体管进入饱和。为获得和同类门电路的输入匹配的输出，可以增加射极跟随器电路。 2. 带射极跟随器的ECL逻辑门 在图3.4所示ECL电路中，或/或非门的输出端增加了射极跟随器，并将电源电压V+设置为零。研究表明，使用集电极发射极间电压作为输出时，电路的抗干扰能力较好，因此将地和电源电压进行反接。当晶体管的正向电流增益数量级为100时，计算中忽略基极的直流电流不会带来很大的误差。 图3.4带射极跟随器输出级的2输入ECL或/或非逻辑门 当vX或vY为逻辑1(定义为至少比基准电压VR大120mV)时，基准晶体管QR截止，iCR=0，且vO2=0。输出晶体管Q3偏置在放大区，且vOR=vO2-VBE(on)=-0.7V。当vX和vY都为逻辑0(定义为至少比基准电压VR低120mV)时，晶体管Q1和Q2都截止，vO1=0，且vNOR=0-VBE(on)=-0.7V。每个输出端可能获得的最大电压为-0.7V，因此，定义逻辑1的电平为-0.7V。 在下面的例子中，将讨论基本ECL门电路中的电流和逻辑0电平。 例题3.2计算基本ECL逻辑门中的电流、电阻和逻辑0电平。 在图3.4所示电路中，求解RC1和RC2，使晶体管Q1、Q2以及QR导通，BC间电压为零。 解： 令vX=vY=-0.7V=逻辑1>VR，使得Q1和Q2都导通。可得 vE=vX-VBE(on)=-0.7-0.7=-1.4V 电流为 iE= iCxy= vE-V-RE= -1.4-(-5.2)1.18=3.22mA 如果使晶体管Q1和Q2的BC间电压为零，电压vO1必须为-0.7V。因此 RC1= -vO1ICxy= 0.73.22=0.217kΩ 于是，或非门输出的逻辑0电平为 vNOR=vO1- VBE（on）=-0.70-0.7=-1.40V 在逻辑1状态下，输入电压vX和vY大于基准电压VR； 在逻辑0状态下，输入电压vX和vY小于基准电压VR。若VR设置在逻辑0和逻辑1电平的中点时，则有 VR= -0.7-1.402=-1.05V 当QR导通时，可得 vE=VR-VBE(on)=-1.05-0.7=-1.75V 和 iE=iCR= vE-V-RE= -1.75-(-5.2)1.18= 2.92mA 对于vO2=-0.7V，可得 RC2= -vO2iC2= 0.72.92=0.240kΩ 由此，或门的逻辑0电平为 vOR=vO2-VBE(on)=-0.7-0.7=- 1.40V 点评： 对于互补对称输出，RC1和RC2不相等。如果RC1和RC2比设计值大，则晶体管Q1、Q2和QR在导通时将进入饱和区。 练习题3.2利用例题3.2的结果，计算以下情况中图3.4所示电路的功耗： ①vX=vY=逻辑1； ②vX=vY=逻辑0。 答案： ①P=45.5mW； ②P=43.9mW。 3. 基准电压电路 还需要一个获得基准电压VR的电路。观察图3.5所示完整的2输入ECL 或/或非逻辑电路。基准电压电路由电阻R1、R2、R5、二极管D1和D2以及晶体管Q5组成。基准电压电路部分可以专门设计成可以提供所需的基准电压。 图3.5带基准电压电路的基本ECL逻辑门 例题3.3设计ECL电路的基准电压电路。 图3.5所示的电路中，要求基准电压VR为-1.05V。 解： 已知 vB5= VR+VBE(on)=- 1.05+0.7=-0.35V=-i1R1 由于包含两个未知量，选其中一个作为变量。令R1=0.25kΩ，于是有 i1= 0.350.25=1.40mA 由于这个电流和电路中其他电流的大小处于同一个数量级，所选R1值合理。忽略基极电流，可得 i1=i2= 0-2Vγ-V-R1+R2 其中Vγ为二极管的开启电压，假设Vγ=0.7V。于是可得 1.40= -1.4-(-5.2)R1+R2 求得R1+R2=2.71kΩ。 由于R1=0.25kΩ，所以电阻R2=2.46kΩ。此外，可知 i5=VR-V-R5 如果令i5=i1=i2=1.40mA，则有 R5= VR-V-i5= -1.05-(-5.2)1.40=2.96kΩ 点评： 所有设计的解都不唯一。上述设计可为晶体管QR的基极提供所需的基准电压。 练习题3.3重新设计图3.5所示的基准电压电路，电源电压 V+=0，V-=-3.3V。要求基准电压为VR=-1.0V，i1=i2=i5=0.5mA。 答案： R1=0.6kΩ，R2=3.2kΩ，R5=4.6kΩ。 3.1.3ECL逻辑电路的特性 本节将讨论ECL逻辑门的功耗、扇出系数以及传输延迟时间，并研究负电源供电的优点。 1. 功耗 功耗是逻辑电路的一项重要特性。图3.5所示的基本ECL逻辑门的功耗为 PD=（iCxy+iCR+i5+i1+i3+i4）(0-V-) (3.3) 例题3.4计算ECL逻辑电路的功耗。 在图3.5所示的电路中，令vX=vY=-0.7V=逻辑1。 解： 根据之前的分析，iCxy=3.22mA，iCR=0，i5=1.40mA，i1=1.40mA，输出电压为vOR=-0.7V和vNOR=-1.40V。电流i3和i4为 i3= vOR-V-R3= -0.7-(-5.2)1.5=3.0mA 和 i4= vNOR-V- R4= -1.40-(-5.2)1.5=2.53mA 于是功耗为 PD=(3.22+0+1.40+ 1.40+ 3.0+2.53)×5.2=60.0mW 点评： 该功耗比NMOS和CMOS逻辑电路要大得多。而ECL逻辑电路的优点是传输延迟时间较短，它可以低于1ns。 练习题3.4图3.5所示的ECL电路中，假设晶体管 Q3和Q4的最大电流为1.0mA。①求解所需的R3和R4的值。②利用①的结果，计算vX=vY=-0.7V时电路中的功耗。 答案： ①R3=R4=4.5kΩ； ②P=40.8mW。 2. 传输延迟时间 ECL电路的主要优点是它的传输延迟时间较短，一般为1ns或更小的数量级。传输延迟时间短的原因主要有两个： ①晶体管没有进入饱和区，避免了电荷存储效应； ②ECL门电路的逻辑电平变化很小(约0.7V)，这意味着输出电容上的压降不会像其他逻辑门电路那样变化很大。同时，ECL电路的电流相对较大，这意味着输出电容可以快速充电和放电。然而，短传输延迟时间的代价是更大的功耗和更小的噪声容限。 ECL电路很快，它们需要特别注意传输线的影响。设计不合适的ECL电路板可能会产生振荡。ECL电路之间的连线要比其内部连线更容易遇到这些问题。所以要特别注意信号线之间的连接。 3. 扇出系数 图3.6ECL逻辑门的输出级，驱动N个相同的ECL输入级 图3.6给出ECL 电路或逻辑输出的射极跟随器输出级，它用来驱动ECL负载电路的差分放大电路输入级。当vOR为逻辑0时，输入负载晶体管Q′1截止，可有效消除来自驱动输出级的负载电流。当vOR为逻辑1时，输入负载晶体管导通，存在输入基极电流i′L。(截至目前，均忽略基极的直流电流，尽管它们不为零。)需要通过晶体管Q3 提供负载电流，Q3的基极电流由电源通过RC2提供。随着负载电路的增加，负载电流iL增加，RC2上产生压降，输出电压下降。最大扇出系数部分取决于输出电压允许下降到理想逻辑1电平以下的最大幅度。 例题3.5基于直流负载效应，计算ECL逻辑门的最大扇出系数。图3.6所示电路中，假设在最坏情况下，晶体管的电流增益为β=50。假设或逻辑输出的逻辑1电平最多允许下降50mV，即从-0.70V下降到-0.75V。 解： 由图可知 i′E= vOR-VBE(on)-V- RE= -0.75-0.7-(-5.2)1.18=3.18mA 负载晶体管的基极输入电流为 i′B= i′E(1+β)= 3.1851=62.3μA=i′L 因此，总负载电流为iL=N i′L。 产生负载电流iL和电流i3所需的基极电流iB3为 iB3= i3+iL(1+β)= 0-vB3RC2= 0-［vOR+VBE(on)］RC2 (3.4) 同理，由图可知 i3=vOR-V- R3= -0.75-(-5.2)1.5=2.967mA 根据式(3.4)，此时的最大扇出系数满足方程 2.967+N(0.0623)51= 0-(-0.75+0.7)0.24 由此可得N=122。N的取值应当为小于这一数值的最大整数。 点评： 本题中的最大扇出系数由直流条件获得，不是实际值。在实际情况下，ECL电路的最大扇出系数取决于传输延迟时间。每增加一个负载，负载电容大约增加3pF。为使传输延迟时间保持在规定的范围内，通常最大扇出系数为15。 练习题3.5在例题3.5中，如果扇出系数限制为N=10，则或逻辑门的输出电压与空载时的-0.70V相比，会变化多少？ 答案： vOR=-0.7170V。 4. 负电源供电 在经典的ECL电路中，通常将供电电源的正端接地，以减少输出端的噪声信号。图3.7(a)所示为供电电源VCC和一个噪声信号源Vn串联的射极跟随器输出级。噪声信号可能由寄生电感和寄生电容的交变电流效应所产生。输出电压是对地电压，因此，如果VCC的正端接地，则输出电压为VO； 如果VCC的负端接地，则输出电压为V′O。 为了确定输出端的噪声电压影响，假设晶体管QR截止，对图3.7(b)所示的小信号混合π等效电路进行评估。 图3.7 例题3.6求解噪声信号在ECL门电路输出端产生的影响。 图3.7(b)所示的小信号等效电路中，令β=100。求解输出电压VO和V′O与噪声信号Vn的函数关系。 解： 根据之前的分析，QR截止时，晶体管Q3的集电极静态电流为3mA。于是有 rπ3= βVTICQ= 100×0.0263= 0.867kΩ 和 gm3= ICQVT= 30.026=115mA/V 也可以将Vn表示为 Vn=Ib3 (RC2+rπ3)+ (1+β)Ib3R3 由此解得 Ib3= Vn RC2+rπ3+(1+β)R3= Vn0.24+0.867+101×1.5= Vn152.6 输出电压VO为 VO=- Ib3 (RC2+rπ3)=- Vn152.6(0.24+0.867)=- 0.0073Vn 输出电压V′O为 V′O= (1+β)Ib3R3=101× Vn152.6×1.5= 0.99Vn 点评： 噪声信号对集电极发射极间输出电压VO的影响要比V′O小得多。这意味着将VO定义为输出更有利，即将VCC的正端接地。在数字电路中，负电源供电可使电路对噪声不敏感，这对低噪声容限的逻辑电路至关重要。 练习题3.6若Q3的偏置电流减小为1mA，电阻R3=4.5kΩ，重复例题3.6。 答案： VO=-0.00621Vn，V′O=0.9938Vn。 3.1.4电压传输特性 电压传输曲线给出电路在两种逻辑状态之间切换时的电路特性。电压传输特性曲线还可以用来确定噪声容限。 1. 直流分析 利用两个输入晶体管和基准晶体管的折线化模型，可以得到近似度很好的电压传输特性。观察图3.5所示的ECL门，如果输入vX、vY均为逻辑0，即-1.40V，则Q1、Q2截止，vNOR=-0.7V。基准晶体管QR导通，与前面相同，iE=iC2=2.92mA，vB3=-0.7V，vOR=-1.40V。只要vX=vY保持在VR-0.12=-1.17V以下，输出电压就不会改变太多。当输入电压与基准电压VR之差在120mV之内时，输出电压发生变化。 当vX=vY=VR+0.12=-0.93V时，Q1、Q2导通，QR截止。此时，iE=iC1=3.03mA，vB4=-0.657V，vNOR=-1.36V。由前面的结果可知，当vX=vY=-0.7V时，vNOR=-1.40V时，电压传输特性如图3.8所示。 图3.8ECL或/或非逻辑门电路的电压传输特性 2. 噪声容限 对于ECL逻辑门，将电压传输曲线上的转折点电平定义为阈值逻辑电平VIL和VIH。这两个值为V IL=-1.17V和VIH=-0.93V。逻辑高电平为VOH=-0.7V，逻辑低电平为VOL=-1.40V。 噪声容限定义为 NMH= VOH-VIH (3.5a)