第3章 CHAPTER 3 门电路 实现基本逻辑关系和复合逻辑关系的单元电子线路称为门电路(gates)。门电路是最基本的数字电路，其名称源于它们能够控制数字信息的流动。 逻辑代数中定义了与、或、非、与非、或非、异或和同或共7种逻辑运算，相应地，实现上述逻辑关系的门电路分别称为与门、或门、非门、与非门、或非门、异或门和同或门。由于非门的输出与输入状态相反，所以习惯上称为反相器。 在门电路中，用高电平和低电平表示逻辑代数中的1和0。所谓电平，是指相对于电路中特定的参考点(一般为“地”)，电路的输入、内部节点以及输出电位的高低。 TTL门电路的电源电压规定为5V，定义2.0~5.0V为高电平，0~0.8V为低电平，如图31(a)所示，而0.8~2.0V则认为是高电平和低电平之间的不确定状态。CMOS门电路的电源电压取5V时，定义3.5~5.0V为高电平，0~1.5V为低电平，如图31(b)所示，而1.5~3.5V则认为是高电平和低电平之间的不确定状态。 用高、低电平表示逻辑代数中的0和1有正逻辑和负逻辑两种赋值方法，如图32所示。用高电平表示逻辑1、低电平表示逻辑0，称为正逻辑赋值； 相反地，用高电平表示逻辑0、低电平表示逻辑1，称为负逻辑赋值。两种赋值方法等价，为思维统一起见，本书默认采用正逻辑。 图31逻辑电平的定义 图32正/负逻辑表示法 高、低电平可以通过如图33所示的开关电路产生。设VCC=5V，对于图33(a)所示的单开关电路，当输入信号控制开关S闭合时输出vO为低电平，S断开时通过上拉电阻使vO=VCC，输出为高电平。 对于图33(b)所示的互补开关电路，输入信号控制开关S1闭合、S2断开时，vO输出为高电平； 控制开关S1断开、S2闭合时，vO输出为低电平。 图33获得高、低电平的开关电路模型 图33中的开关可以用晶体二极管、三极管或场效应管实现。因为二极管在外加正向电压时导通，外加反向电压时截止，能够表示开关的闭合和断开。工作在饱和区和截止区的三极管同样能够表示开关的闭合和断开。场效应管作为开关的原理与三极管类似。 3.1a 微课视频 3.1b 微课视频 3.1分立元件门电路 门电路可以基于二极管、三极管或场效应管这些分立元件设计。二极管可以构成与门和或门，而非门则需要基于三极管或场效应管设计。 二极管为非线性元件，常用硅二极管的伏安特性如图34所示。从伏安特性曲线可以看出，二极管在外加反向电压但还未达到击穿电压时只有非常小的漏电流流过(一般为pA级)，此漏电流可以忽略不计，认为二极管截止； 图34二极管的伏安特性 二极管在外加正向电压并高于阈值电压时导通，有明显的电流流过。对于硅二极管来说，该阈值电压一般在0.5V左右。 二极管在近似分析中通常用模型代替，以简化电路分析。图35是二极管常用的3种近似模型，图中的虚线表示二极管实际的伏安特性，实线则表示其模型的伏安特性。 图35二极管的3种近似模型 图35(a)称为理想模型。理想模型将二极管看作理想开关，外加正向电压时导通，并且导通电阻rON=0； 外加反向电压时截止，并且截止电阻rOFF=∞。 图35(b)称为恒压降模型。恒压降模型认为二极管外加正向电压达到导通电压VON时才能导通，并且导通电阻rON=0； 外加电压小于VON时截止，截止电阻rOFF=∞。对于硅二极管来说，VON一般按0.7V进行估算。 图35(c)称为折线模型。在折线模型中二极管导通时仍有一定的导通电阻，即rON≠0，其两端电压v随着电流i的随大而增大。导通电阻定义为rON=Δv/Δi。 由于逻辑电平定义为一段范围，而不是一个确定的数值，因此对于数字电路来说，无论采用哪种模型分析都并不影响电路逻辑关系的正确性。为方便分析，同时考虑尽量接近二极管实际的伏安特性，下面将采用恒压降模型进行分析。 3.1.1二极管与门 两输入二极管与门电路如图36所示，图中A、B为两个输入变量，Y为输出变量。 图36两输入与门 设电源VCC=5V，输入端A和B的高电平VIH为3V，低电平VIL为0V。两个输入端电平的组合共有4种可能性： 0V/0V、0V/3V、3V/0V和3V/3V。当A、B中至少有一个为低电平时，二极管D1和D2至少有一个导通，由于二极管的导通压降约为0.7V左右，所以输出电平被限制为0.7V左右； 当A、B同时为高电平时，二极管D1和D2同时导通，输出电平才会升到3.7V。根据上述分析可以得到表示输出与输入之间电平关系的电平表，如表31所示。 表31图36电路电平表 VA/VVB/VVY/V 000.7 03 0.7 300.7 333.7 将表31所示的电平表按正逻辑赋值，即用高电平表示逻辑1，用低电平表示逻辑0，可转化为表32所示的真值表。从真值表可以看出，该电路在正逻辑下实现了与逻辑关系，故称为二极管与门。 表32图36电路真值表 ABY 000 010 100 111 三变量以上二极管与门按图36扩展构成。 3.1.2二极管或门 两输入二极管或门电路如图37所示，图中A、B为两个输入变量，Y为输出变量。 图37两输入或门 设电源VCC=5V，输入端的高电平VIH和低电平VIL分别为3V和0V。当A、B中至少有一个为高电平时，二极管D1和D2至少有一个导通，考虑到二极管的导通压降约为0.7V，所以输出电平约为2.3V； 当A、B同时为低电平时，二极管D1和D2才会同时截止，由于电路中没有电流流过，所以输出电平为0V。根据上述分析得到图37电路的电平表如表33所示。 表33图37电路电平表 VA/VVB/VVY/V 000 032.3 302.3 332.3 表34图37电路真值表 ABY 000 011 101 111 将表33所示的电平表按正逻辑赋值同样，可转化为表34所示的真值表。由真值表可以看出，该电路在正逻辑下实现了或逻辑关系，故称为二极管或门。 三变量以上二极管或门可按图37扩展构成。 3.1.3三极管反相器 三极管通常有三个工作区域： 截止区、放大区和饱和区，其输入特性曲线和输出特性曲线如图38所示。 图38三极管的特性曲线 当三极管发射结外加反向电压或外加正向电压但未达到其阈值电压时，三极管工作在截止区，此时即使vCE≠0，但iC≡0，所以rCE→∞，抽象为开关断开。当三极管在发射结外加正向电压并能使其工作在饱和区时，发射结和集电结同时处于正偏状态，此时rCE→0，抽象为开关闭合。在数字电路中，三极管工作在截止状态或饱和状态，称之为开关状态，而放大区则被看作开关由闭合到断开或者由断开到闭合的过渡状态。 用三极管构成的基本开关电路如图39所示，基于图33(a)所示的单开关模型实现。 图39三极管基本开关电路 由于三极管工作在放大区时集电结反偏，工作在饱和区时集电结正偏，因此定义集电结零偏(即VCB=0)为临界饱和状态，为区分放大区和饱和区的分界线。 若将三极管处于临界饱和状态时的集电极与发射极之间的管压降和基极驱动电流分别用VCES和IBS表示(S英文全称为saturation，饱和)，则VCES≈0.7V，IBS=(VCC-VCES)/(β×RC)。 三极管基本开关电路的工作原理分析如下： (1) 当输入vI=0V时，发射结零偏，三极管截止，这时iC=0，因此输出电压vO=VCC-RC×IC=VCC为高电平。 (2) 当输入vI为高电平(VIH)时，发射结导通，这时实际的基极驱动电流为IB=(VIH-VBE)/RB。当IB>IBS时，IC大于ICS(不一定成比例关系)，导致电阻RC两端的压降增大使VCE<0.7V，因此使三极管集电结正偏而工作在饱和状态。三极管深度饱和(IBIBS)时VCES为0.1~0.2V，所以输出vO=VCES为低电平。 由以上分析可知，三极管基本开关电路只有在参数满足IB>IBS时才能实现非逻辑关系。 图310三极管反相器 对于三极管基本开关电路来说，当输入低电平达到TTL低电平上限0.8V时，三极管不能可靠地截止从而影响门电路的性能。为此，三极管反相器采用图310所示的改进电路，其中VEE为负电源，目的是使输入低电平在0~0.8V范围内三极管都能够可靠地截止。 对于三极管反相器，当输入电压vI=VIL时，设三极管截止，则三极管的基极电位可表示为 VB=R2R1+R2VIL+R1R1+R2VEE 若VB<0，则三极管截止成立，输出vO=VCC，为高电平。 当输入电压vI=VIH时，设三极管导通。设流过电阻R1的电流I1，流过电阻R2的电流为I2，这时三极管的实际驱动电流 IB=I1-I2=VIH-VBER1-VBE-VEER2 若IB>IBS，则三极管饱和，输出电压vO=VCES≈0.1~0.2V，输出为低电平。 将二极管与门与三极管反相器级联即可得到与非门，将二极管或门与三极管反相器级联即可得到或非门。 分析分立元器件门电路有助于理解门电路的设计原理。在设计数字系统时，直接使用集成门电路更为方便。 思考与练习 31若将图36所示的电路按负逻辑进行赋值，是什么门电路？同样，若将图37所示的电路按负逻辑赋值时是什么门电路？由此能得出什么结论? 32三极管基本开关电路与三极管共射极放大电路有什么本质区别？分析并进行说明。 3.2集成门电路 集成门电路根据制造工艺进行划分，可分为TTL门电路和CMOS门电路两大类型，其中TTL门电路基于双极性三极管工艺制造，CMOS门电路基于MOS场效应管工艺制造。 TTL门电路发展比较早，有54/74、54S/74S、54AS/74AS、54LS/74LS、54ALS/74ALS和74F多种产品系列，其中54系列为军工(M)产品，工作温度范围为-55~125℃，电源电压范围为5V±10%； 74系列为民用产品，电源电压范围为5V±5%，分为工业级(I)和商业级(C)两个子系列。工业级产品温度范围为-40~85℃，商业级产品温度范围为0~70℃。 CMOS门电路有4000、54/74HC、54/74AHC、54/74HCT、54/74AHCT、54/74LVC以及54/74ALVC等多种系列。早期的4000系列门电路的速度远低于同期的74系列TTL门电路，主要用在对速度要求不高的场合。随着MOS制造工艺的改进，其后生产的HC/AHC、HCT/AHCT和LVC/ALVC等系列门电路的工作速度赶上甚至超过了TTL门电路。 目前，CMOS门电路因其具有工作电源电压范围宽、静态功耗极低、抗干扰能力强、输入阻抗高和成本低等许多优点而得到了广泛的应用，TTL门电路只有74、74LS等个别系列还在使用。表35是TTL门电路和CMOS门电路的特性对照表。 表35门电路特性对照表 特性参数TTL门电路CMOS门电路 电源电压VCC/VDD54系列： VCC=5V±10% 74系列： VCC=5V±5%4000系列： VDD=3~18V 74HC系列： VDD=2~6V 74LVC： VDD=1.85~3.6V 输出电平 高电平VOH3.4~3.6V≈VDD 低电平VOL0.1~0.2V≈ 0V 抗干扰能力噪声容限VN小，0.4~0.8V大，1V以上 带负载能力扇出系数N小，一般在10以下大，至少大于50 功耗Po大，74系列为10mW极小,静态功耗为0 速度传输延迟时间 tPD74系列： 10ns 74LS系列： 9.5ns 74ALS系列： 4ns4000系列： 80~120ns 74HC系列： 8~20ns 74AHC系列： 5~8ns 3.2.1a 微课视频 3.2.1b 微课视频 3.2.1c 微课视频 3.2.1CMOS反相器 CMOS反相器采用图33(b)所示的互补开关模型设计，内部原理电路如图311所示，由一个P沟道增强型MOS管和一个N沟道增强型MOS管串接构成。P沟道MOS管源极接电源，N沟道MOS管源极接地，两个栅极并联作为输入，两个漏极并联作为输出。 图311CMOS反相器 N沟道增强型MOS管和P沟道增强型MOS管在电特性上互补： N沟道MOS管的开启电压VTN为正值，而P沟道MOS管的开启电压VTP为负值； N沟道MOS管的沟道电流iD从漏极流向源极，而P沟道MOS管的沟道电流iD则从源极流向漏极。 由于N沟道增强型MOS管和P沟道增强型MOS管在电特性上恰好为互补关系，因此这种结构的门电路称为CMOS(C英文全称为complementary，互补)门电路。 CMOS反相器的工作原理比较简单。当输入电压vI为低电平(0V)时，TP导通而TN截止，相当于图33(b)中的开关S1闭合而S2断开，输出电压vO为高电平。当输入电压vI为高电平(VDD)时，TP截止而TN导通，相当于图33(b)中的开关S1断开而S2闭合，输出电压vO为低电平。由于输出电压vO与输入电压vI状态相反，故为反相器，实现非逻辑关系。 在分析和设计数字系统时，不但要清楚门电路的功能，同时还必须熟悉门电路的外特性，包括静态特性和动态特性。静态特性包括电压传输特性和电流传输特性、直流噪声容限，以及输入特性和输出特性。动态特性主要包括传输延迟时间、交流噪声容限以及动态功耗等。 下面对CMOS反相器的静态特性和动态特性做进一步分析。 1. 电压传输特性与电流传输特性 电压传输特性用来描述门电路输出电压随输入电压的变化关系，即vO=f(vI)。电流传输特性用来描述门电路电源电流随输入电压的变化关系，即iD=f(vI)。 CMOS反相器的电压传输特性和电流传输特性可以通过图312所示的实验电路测量得到。记录输入电压vI从0上升到VDD过程中反相器输出电压vO和电源电流iD的数值，即可绘制出图313所示的电压传输特性和电流传输特性曲线。 图312CMOS反相器传输特性测量电路 图313CMOS反相器传输特性曲线 下面从原理上分析反相器的传输特性。当输入电压从0上升到VDD的过程中，根据两个MOS管的开启电压VTP和VTN，将输入电压的上升过程划分为3段： (1) 当输入电压vI|VTP|、N沟道MOS管的栅源电压vGSN=vIVDD-|VTP|时，由于|vGSP|=|vI-VDD|<|VTP|、vGSN=vI>VTN，所以TP截止而TN导通，输出vO≈0V为低电平，对应于传输性曲线的CD段。 将电压传输特性曲线转折区的中点对应的输入电压定义为CMOS反相器的阈值电压(threshold voltage)，用VTH表示。当TP和TN管的参数对称时，VTH=1/2VDD。在近似分析中，阈值电压表示输入端高、低电平的分界线。当输入电压低于VTH时认为输入为低电平从而输出为高电平，当输入电压高于VTH时认为输入为高电平从而使输出为低电平。 图314CMOS反相器动态功耗 从电流传输特性曲线可以看出，反相器工作在AB段或CD段时，TP和TN始终有一个处于截止状态。由于MOS管截止时内阻极高，因此流过TP和TN管的电流几乎为零。只有当门电路状态转换经过转折区时，才有电流流通产生一定的功耗，如图314所示。为了限制CMOS反相器的动态功耗，希望输入电平跳变时间不能太长，以避免反相器工作在转折区时间长而导致功耗增加。但总体来说，CMOS门电路与TTL门电路相比功耗极小，这是CMOS门电路最突出的优点。 由于CMOS门电路功耗极低，而且制造工艺比TTL电路简单，占用硅片面积小，所以特别适合于制造大规模和超大规模集成电路。 2. 输入特性与输出特性 输入特性用来描述门电路输入电流与输入电压之间的关系，即iI=f(vI)。 CMOS反相器的输入端为MOS管的栅极。由于栅极与源极和漏极绝缘，而且绝缘层极薄，所以CMOS器件的输入阻抗很高，很容易受到静电放电(electrostatic discharge)而损坏。当绝缘层两侧聚集大量相向电荷时，就会发生静电放电，虽然电流十分微小，但通常电压可达到几百伏到上千伏，足以将绝缘层击穿。因此在制造CMOS集成电路时，输入端都加有保护电路。 74HC系列门电路的输入端保护电路如图315所示。在正常应用时，输入电压仅在0~VDD之间变化，保护电路不起作用。当输入端受到静电等因素的影响使输入电压瞬时超过VDD+0.7V时，二极管D1导通将输入电压限制在VDD+0.7V左右。若输入电压瞬时低于-0.7V时，二极管D2导通将输入电压限制在-0.7V左右，从而有效控制门电路输入电压的范围，防止MOS管的绝缘层被击穿。综合上述分析，可得CMOS反相器的输入特性如图316所示。 图31574HC系列输入端保护电路 图316CMOS反相器输入特性 当输入电压在0~VDD之间时， CMOS反相器的 输入电流仅仅取决于输入端保护二极管的漏电流和两个MOS管栅极的漏电流。最大漏电流由门电路制造商规定： IIH——输入高电平最大漏电流； IIL——输入低电平最大漏电流。 74HC系列反相器的IIH和IIL的最大值仅为1μA，几乎不消耗驱动电路的功率。 虽然CMOS门电路内部输入端设计有保护电路，但其作用有限，所以在实际使用过程中应注意以下几点： (1) 防止静电击穿。在使用和存放CMOS器件时，应注意静电屏蔽； 在焊接CMOS器件时，焊接工具应良好接地，而且焊接时间不宜过长，温度不能太高； 在取用CMOS电路时先摸暖气片等金属物将身体上的静电放掉，同时注意不能通电拆卸或拔、插CMOS器件。 (2) 多余输入端的处理。CMOS门电路输入端悬空时会导致电路工作不正常。因为输入端悬空时，由于噪声或干扰造成输入端电压会随机波动，输入既不能作为逻辑1处理也不能作为逻辑0处理。由于输入端无法得到确定的电压，所以输出是无法预测的。因此，对于CMOS集成电路来说，不用的输入端应根据逻辑关系接地或者接电源，或者与其他输入端并联使用。 (3) 注意工艺，增强抗干扰能力。对于高速数字系统设计，应避免引线过长，以防止信号之间的串扰和信号传输的延迟。另外，尽量减少电源线和地线的阻抗，以减少电源噪声干扰。需要注意的是，电容负载会降低CMOS集成电路的工作速度和增加功耗，所以设计CMOS系统时应尽量减少负载的电容性。 输出特性用来描述门电路输出电压与输出电流之间的关系，即vO=f(iO)。门电路正常工作时输出为高电平或低电平，因此将输出特性相应地分为高电平输出特性和低电平输出特性进行讨论。 高电平输出特性是指门电路输出高电平时输出电压与输出电流之间的关系，即VOH=f(IOH)。用高电平驱动负载时，负载应接在输出与地之间，如图317(a)所示。这种接法的负载称为“拉电流”负载(source current load)。 图317高电平输出及其等效电路 反相器输出高电平时，TP管导通相当于开关闭合，这时电流从电源VDD通过TP流经负载到地为负载RL提供功率，等效电路如图317(b)所示。由于TP管不是理想开关，其导通内阻rP≠0，因此随着负载电流的增大输出高电平电压会逐渐降低。降低的速率与电源电压VDD有关，VDD越大rP越小，降低得越慢。在进行门电路分析时，习惯上规定电流流入门电路为正，故反相器的高电平输出特性如图318所示。 低电平输出特性是指门电路输出低电平时输出电压与输出电流之间的关系，即VOL=f(IOL)。用低电平驱动负载时，负载应接在输出与电源之间，如图319(a)所示，其等效电路如图319(b)所示。这种接法的负载称为“灌电流”负载(sink current load)。 图318高电平输出特性 图319低电平输出及其等效电路 图320低电平输出特性 反相器输出低电平时，TN管导通相当于开关闭合，这时电流从电源VDD通过负载流经TN管到地为负载RL提供功率。由于TN的导通内阻rN≠0，所以随着负载电流的增大而输出低电平电压会逐渐升高。升高的速率与电源电压VDD有关。VDD越大rN越小，升高得越慢。由于规定电流流入电路为正，故反相器的低电平输出特性如图320所示。 门电路的输入输出特性决定了门电路的驱动能力。门电路驱动同类门的个数称为扇出系数(fanout ratio)。 【例31】反相器驱动电路如图321所示。根据反相器的输出特性与输入特性，计算反相器的扇出系数。 解： 图中G1为驱动门，G2~Gn为负载门。 74x04为六反相器器件(x代表LS、HC等不同的系列)，外部引脚如图322所示。CMOS反相器74HC04和TTL反相器74LS04的数据表如表36所示。 图321例31电路 图32274x04引脚图 表3674HC/LS04数据表 74HC工作条件： VDD=4.5V，工作温度TA=25℃。74LS工作条件： VCC=5.0V，工作温度TA=25℃ 参数描述 74HC0474LS04 最小值典型值最大值最小值典型值最大值单位 VDD/VCC电源电压264.7555.25V VIH输入高电平3.152V VIL输入低电平1.350.8V IIH高电平输入电流0.11.040μA IIL低电平输入电流0.11.01000μA VOH高电平输出电压4.42.73.4V VOL低电平输出电压0.330.250.4V IOH高电平输出电流-4-25-0.4mA IOL低电平输出电流4258mA 开关特性(VDD、VCC=5V，TA=25℃，CL=15pF，tr=tf=6ns) tPD传输延迟时间8310ns 注： 表中数据取自于美国National Semiconductor公司的数据表。 查阅TTL反相器74LS04的数据表可知： 高电平输出电流的最大值IOH(max)=-0.4mA，低电平输出电流的最大值IOL(max)=8mA，而高电平输入电流的最大值IIH(max)=20μA，低电平输入电流的最大值IIL(max)=-360μA。因此，74LS04输出高电平时的扇出系数为 NH=IOH(max)/IIH(max)=0.4/0.02=20 输出低电平时的扇出系数为 NL=IOL(max)/IIL(max)=8/0.36≈22 故74LS04的扇出系数N=(NH,NL)min=20，即一个74LS系列TTL反相器能够驱动20个同系列反相器。 查阅CMOS反相器74HC04的数据表可知： 高电平输出电流的最大值IOH(max)=-25mA，低电平输出电流的最大值IOL(max)=25mA，而高、低电平输入电流的最大值IIH(max)和IIL(max)为±1μA。因此，CMOS反相器输出高电平时的扇出系数为 NH=IOH(max)/IIH(max)=25000 输出低电平时的扇出系数为 NL=IOL(max)/IIL(max)=25000 所以，单从静态输出电平的驱动能力上考虑，CMOS反相器能够驱动同类门的个数非常多。但是，这种分析没有考虑CMOS反相器的动态特性。由于负载门的电容效应，所以驱动的负载越多，驱动门的开关速度越低。因此，CMOS门电路的扇出系数主要受系统工作速度需求的限制。 3. 直流噪声容限 数字电路在正常工作时，允许在线路上叠加一定的噪声，只要噪声电压不超过一定的限度，就不会影响数字电路正常工作，这个限度就称为噪声容限(noise margin)。 图323噪声容限定义图 为了能够可靠地区分高、低电平，集成电路制造商在器件应用手册中规定了以下4个输入、输出参数：  VOH(min)： 输出高电平的最小值。  VOL(max)： 输出低电平的最大值。  VIH(min)： 输入高电平的最小值。  VIL(max) ： 输入低电平的最大值。 噪声容限的概念可以通过图323来说明，其中G1为驱动门，G2为负载门。根据以上4个参数，可推出高、低电平的噪声容限。 (1) 当反相器G1输出高电平时，高电平的最小值为VOH(min)。但对于G2来说，只要输入高电平不低于VIH(min)就可以了，由此可以推出电路的高电平噪声容限 VNH=VOH(min)-VIH(min) 也就是说，当G1输出高电平时，允许在输出线路上叠加一定的噪声，只要噪声电压不超过VNH，就不会影响G2正常工作。 (2) 当反相器G1输出低电平时，低电平的最大值为VOL(max)。但对于G2来说，只要输入低电平不高于VIL(max)就可以了，由此可以推出电路的低电平噪声容限 VNL=VIL(max)-VOL(max) 也就是说，当G1输出低电平时，允许在输出线路上叠加一定的噪声，只要噪声电压不超过VNL，就不会影响G2正常工作。 从表36的数据表可以查出： 74HC04的VOH(min)=4.4V，VOL(max)=0.33V，VIH(min)=3.15V，VIL(max)=1.35V。由此可以推出74HC04的高电平噪声容限为1.25V，低电平噪声容限为1.02V。相应地，74LS04的高电平噪声容限为0.7V，低电平噪声容限为0.4V，比74HC04的噪声容限小。 4. 传输延迟时间 脉冲在数字电路中是指电平的跳变，然后在短时间内返回到原来的状态。从低电平跳变为高电平定义为正脉冲，从高电平跳变为低电平定义为负脉冲。 门电路在输入脉冲的作用下，输出波形总是滞后于波入波形。传输延迟时间(propagation delay time)表示门电路输出波形相对于输入波形的平均滞后时间，用tPD表示。 门电路输出波形滞后于输入波形的主要原因有两方面因素： 一是晶体管在导通和截止之间转换时，内部载流子的“聚集”和“消散”需要一定的时间； 二是门电路在驱动容性负载时，还伴随着对负载的充电和放电过程，同样会导致输出滞后于输入。 定义CMOS反相器传输延迟时间的示意图如图324所示。将反相器的输入电压从低电平上升到50%VOH的时刻到输出电压从高电平下降到50%VOH的时刻之差定义为前沿滞后时间，用tPHL表示； 将输入电压从高电平下降到50%VOH的时刻到输出电压从低电平上升到50%VOH的时刻之差定义为后沿滞后时间，用tPLH表示。传输延迟时间tPD定义为前沿滞后时间和后沿滞后时间的平均值，即 tPD=tPHL+tPLH2 图324传输延迟时间的定义 传输延迟时间是反映门电路工作速度的参数。tPD越小，说明门电路的工作速度越快。 74HC系列CMOS门电路的tPD在8~20ns范围内。 对于例31，查阅74HC04数据表可知，CMOS反相器的前沿延迟时间tPHL和后沿延迟时间tPLH均为9ns，由此可知74HC04的传输延迟时间tPD=9ns，即CMOS反相器驱动一个CMOS反相器时，驱动门的开关时间为9ns。当CMOS反相器驱动两个反相器时，由于负载门的输入为并联关系，所以电容效应加倍，因而导致驱动门的开关时间也加倍，即驱动门的工作速度降低了50%。所以对于CMOS门电路，扇出系数通常是由数字系统对门电路工作速度的需求决定的。 门电路存在传输延迟时间会导致在对数字电路进行分析时，理论分析和门电路的实际性能之间存在着差异。例如，对于图325所示的电路，在忽略门电路传输延迟时间的情况下，A1和A波形相同，所以在图中A、B所示波形的作用下，输出Y始终为高电平。但若考虑到反相器存在传输延迟时间时，A1波形会滞后于A的波形2tPD，如图326所示。这时在图中A1、B所示波形的作用下，输出Y的波形会出现两个不符合逻辑关系的负脉冲，这种现象称为竞争冒险(racehazard)，可能会导致后续电路产生逻辑错误，应用时应特别注意。 图325tPD对逻辑分析的影响 图326考虑tPD时的波形图 对于数字系统来说，其工作速度不但与门电路的传输延迟时间有关，而且与电路板的布局布线所引起的传播延迟时间有关，因此在系统设计时需要同时考虑传输延迟和传播延迟两方面的因素。 3.2.2其他逻辑门电路 反相器是构成门电路的基础。将CMOS反相器的电路结构进行扩展，就可以得到其他逻辑功能的门电路。 将反相器的P沟道MOS管扩展为两个并联、N沟道MOS管扩展为两个串联就构成了CMOS与非门，如图327(a)所示，其开关模型如图327(b)所示。 图327CMOS与非门及其开关模型 对于图327所示电路，当A、B中至少有一个为低电平时，TP1和TP2至少有一个导通，TN1和TN2至少有一个截止，因此输出Y为高电平。只有当A、B同时为高电平时，TP1和TP2同时截止，TN1和TN2同时导通，输出Y为低电平，故实现了与非逻辑关系Y=(AB)′。 将反相器的P沟道MOS管扩展为两个串联，将N沟道MOS管扩展为两个并联，如图328(a)所示，就构成了CMOS或非门，其开关模型如图328(b)所示。 图328CMOS或非门及其开关模型 对于图328所示电路，当A、B中至少有一个为高电平时，TP1和TP2至少有一个截止，TN1和TN2至少有一个导通，输出Y为低电平。只有当A、B同时为低电平时，TP1和TP2同时导通，TN1和TN2同时截止，输出Y为高电平，所以图328实现了或非逻辑关系Y=(A+B)′。 74HC00是二输入CMOS与非门，74HC02是二输入CMOS或非门，其内部结构和引脚排列如图329所示。 图329CMOS与非门和或非门 图330与或非逻辑电路 与或非逻辑关系可由与非门电路扩展而成，如图330所示。先将A和B与非、C和D与非，再将(AB)′和(CD)′与非，最后再取一次非即可得到与或非逻辑关系，即 Y=((AB)′(CD)′)″ =(AB)′(CD)′ =(AB+CD)′ 【例32】飞机着陆时，要求机头和两翼下的3个起落架均处于“放下”状态。当驾驶员打开“放下起落架”开关后，如果3个起落架均已放下则绿色灯亮，表示起落架状态正常； 若3个起落中任何一个未放下则红灯亮，提示驾驶员起落架有故障。设计监视起落架状态的逻辑电路，能够实现上述功能要求。 设计过程： 设机翼下面两个起落架传感器分别用A、B表示，机头下面的传感器用C表示，绿灯和红灯分别用YG和YR表示，并且规定A、B、C为1表示起落架已经放下，为0时表示未正常放下，绿灯YG和红灯YR亮为1，不亮为0。根据功能分析，可推出YG和YR的表达式分别为 图331例32设计图 YG=ABC YR=A′+B′+C′=(ABC)′ 若将YG设计成低电平驱动，即 Y′G=(ABC)′ 故逻辑函数Y′G和YR均可以用与非门实现。 74HC10为三输入CMOS与非门，最大输出电流IOH和IOL均为25mA。若以发光二极管作为指示灯，则输出电流满足5发光二极管驱动电流(10mA)要求。由于Y′G输出为低电平有效，所以需要将绿灯设计成灌电流负载形式； YR输出为高电平有效，需要将红灯设计成拉电流负载形式，具体实现电路如图331所示。 思考与练习 33与非门和或非门能否作为反相器使用？如果可以，画出接线图。 34在数字系统设计中，门电路多余的输入端应如何处理？ 3.2.3 微课视频 3.2.3两种特殊门电路 一般地，将互补结构的、只能输出高电平和低电平两种状态的门电路称为普通门电路。在数字系统设计中，除了普通门电路外，经常还会用到两种特殊的门电路： OD/OC门和三态门。 1. OD/OC门 图332短路现象 普通门电路在应用上有一定局限性。一是输出端一般不能相互连接，因为当输出电平不一致时就会短路。例如，对于图332所示的两个普通反相器输出并联电路，当vO1输出高电平时MOS管TP1导通，vO2输出低电平时MOS管TN2导通，这时从电源VDD通过TP1至TN2到地VSS存在低电阻通路，电流过大会烧坏器件。 普通门电路的另一个局限性是其输出的高电平受电源电压限制。因为输出高电平的最大值为VDD，所以无法驱动电压高于VDD的负载。 为了克服上述局限性，需要对普通门电路进行改造，一种方法是使门电路的输出端开路，这样输出不受电源电压的影响，而且还可以相互连接。 输出端开路的CMOS门电路称为OD(open drain)门。相应地，输出端开路的TTL门电路称为OC(open collector)门。 图333是CMOS OD与非门的电路结构及逻辑符号。当MOS管TN导通时输出为低电平，当TN截止时其输出电阻趋向于无穷大，称为高阻状态，用Z(或z)表示。 图333CMOS OD与非门 由于OD门只能输出低电平和高阻两种状态，所以作为逻辑门使用时，需要通过上拉电阻接到电源上，如图333所示。这样当TN截止时由外接电源VDD2通过上拉电阻RL提供高电平。由于VDD2与VDD1无关，可以高于VDD1，因而OD门能够驱动电压高于VDD1的负载。 OD门的另一个典型应用就是将其输出端直接相连，实现与逻辑关系。这种通过连线而实现与逻辑关系称为线与(wiredAND)。合理应用线与逻辑关系可以简化电路设计。例如，对于图334(a)所示的电路，当Y1和Y2至少有一个为低电平时Y为低电平，只有当Y1和Y2同时为高阻时VDD通过上拉电阻RL才使Y为高电平。因此Y=Y1·Y2，即 Y=(AB)′(CD)′=(AB+CD)′ 从而实现了与或非逻辑关系。线与符号如图334(b)所示。 图334用OD门实现线与逻辑 在数字集成电路中，采用OD/OC输出结构的器件很多，使用时应注意它们和普通门电路的区别。74HC05是开路输出的CMOS反相器，引脚排列和内部逻辑如图335所示。 图33574HC05器件 2. 三态门 计算机系统中通常有多个设备共享总线。假设用普通门电路作为总线接口电路，如图336所示。当1号设备通过接口电路G1向总线上发送数据时，其他接口电路G2~Gn无论输出高电平还是低电平都不能使总线正常工作： 图336普通门电路作为 总线接口电路 (1) 若G2~Gn输出为低电平，当G1发送数据1时则会通过总线短路； (2) 若G2~Gn输出为高电平，当G1发送数据0时同样会通过总线短路。 因此，普通门电路不能作为总线接口电路使用。 作为总线接口的门电路，除了能够输出高电平和低电平外，还应该具有第3种输出状态： 高阻状态。当门电路输出为高阻状态时，无论总线为高电平还是低电平均不取电流，所以对总线没有影响。 能够输出高电平、低电平和高阻3种状态的门电路称为三态门(tristate gate)。三态门可以通过对普通门电路进行改造获得。图337(a)为CMOS三态反相器的内部电路原理示意图，逻辑符号如图337(b)所示。 图337低电平有效的CMOS三态反相器 图337(a)所示的三态反相器的工作原理： (1) 当EN′为低电平时，反相器G1输出为高电平而G3输出为低电平，这时与非门G4和或非门G5的输出均为A，所以MOS管TP和TN同时受输入A控制，和普通反相器的工作情况一样，所以实现非逻辑关系Y=A′。 (2) 当EN′为高电平时，反相器G1输出为低电平而G3输出为高电平。由于G1输出为低电平使与非门G4输出为高电平，所以TP截止，同时由于G3输出为高电平使或非门G5输出为低电平，所以TN截止，因此输出端和电源、地均断开，故Y悬空而呈现高阻状态，即Y=“z”。 图337(a)所示的三态门在EN′为低电平时正常工作，故称三态控制端低电平有效。若将图337(a)中的反相器G1去掉，则构成了三态控制端高电平有效的三态反相器，其内部电路原理示意图与逻辑符号如图338所示。 图338高电平有效的CMOS三态反相器 74HC125/126为CMOS三态驱动器，输出与输入同相内部逻辑和引脚排列如图339所示。其中74HC125三态控制端为低电平有效，74HC126三态控制端为高电平有效。 图339CMOS三态驱动器 三态门的典型应用之一就是作为总线接口电路，如图340(a)所示，其中G1~Gn均为三态驱动器，控制端EN1~ENn均为高电平有效。总线接口电路在正常工作时，要求三态控制信号EN1~ENn是互斥的。例如，当1号设备需要向总线发送数据时，使EN1有效、EN2~ENn无效。这时由于2~n号设备接口电路的输出为高阻状态，所以对总线上传送的数据没有影响。当2号设备需要向总线发送数据时，使EN2有效，其他三态控制端均无效，其他设备同样不会影响总线的工作情况。若有两个或两个以上的三态控制端同时有效，同样会出短路现象。 图340三态门的典型应用 三态门的另一个典型应用是实现数据的双向传输，如图340(b)所示。G1和G2是两个三态驱动器，其中G1的三态控制端高电平有效，G2的三态控制端低电平有效。当EN为高电平时G1工作，将数据DO从设备发送到总线上； 当EN为低电平时G2工作，从总线上接收数据DI送入设备中。 74HC240/244是双四路CMOS三态缓冲器，其中74HC240为三态反相器(输出与输入反相)，而74HC244为三态驱动器(输出与输入同相)，内部结构和引脚排列如图341所示。当三态控制端OE′为低电平时，74HC240/244正常工作，否则输出强制为高阻状态。 图341双四路CMOS总线缓冲器 74HC245是八路双向CMOS总线收发器(bus transceiver)，内部逻辑如图342所示。当三态控制端OE′为低电平时，74HC245正常工作，这时若方向控制端DIR为低电平，则B口为输入，A口为输出，数据从B口传向A口； 若方向控制端DIR为高电平，则A口为输入，B口为输出，数据从A口传向B口。当三态控制端OE′为高电平时，A口和B口均为高阻状态。 图34274HC245内部逻辑图 3.2.4CMOS传输门 3.2.4 微课视频 P沟道增强型MOS管和N沟道增强型MOS管串接可以构成反相器。若将P沟道增强型MOS管和N沟道增强型MOS管并联则可以构成另一种非常重要的CMOS器件——传输门。 CMOS传输门的电路结构如图343(a)所示，其中C和C′为控制端，T1管的衬底接地，T2管的衬底接电源，图343(b)为其图形符号。 图343传输门结构及其等效电路 下面对传输门的工作原理进行分析。 (1) 当C端接高电平VDD，C′端接低电平0V时。 若输入vI为低电平(0V)，则VGSP=0，VGSN=VDD，因此TP截止而TN导通，如图344(a)所示。若输入vI为高电平(VDD)，则VGSP=-VDD，VGSN=0，因此TP导通而TN截止，如图344(b)所示。若输入vI从低电平向高电平逐渐变化，则在VTN