第3章  组合逻辑电路
CHAPTER 3




兴趣阅读——计算机的诞生及我国计算机的发展历程

1946年2月，第一台电子计算机ENIAC（Electronic Numerical Intergrator and Computer）在美国研制成功。ENIAC不是一台机器，而是一屋子机器，它有8英尺(1英尺=30.48厘米)高，3英尺宽，100英尺长，装有16种型号的18000个真空管，1500个电磁继电器，70000个电阻器，18000个电容器，总重量有30吨。

ENIAC除了军事上的弹道计算外，还涉及天气预报、原子核能、宇宙结、热能点火、风洞试验设计等诸多领域，它把圆周率π精密无误地推算到小数点后面2037位，这是人类第一次用自己的创造物计算出的最周密的值。 

1956年，周恩来总理主持制定的《十二年科学技术发展规划》中，把计算机列为发展科学技术的重点之一，并在1957年筹建中国第一个计算技术研究所，开始研制通用数字电子计算机。1958年8月1日，该机可以表演短程序运行，这标志着我国第一台电子数字计算机诞生。后来经过了晶体管第二代计算机、中小规模集成电路第三代计算机，到基于微处理器的第四代计算机发展过程，中国自主研发的计算机为国防和科研事业做出了重要贡献，并且推动了计算机产业的发展。

目前中国计算机在很多方向的研究已达到了世界前沿水平，部分方向已达到国际领先水平。与此同时，中国计算机事业的发展呈现出多元化的趋势，与国外发达国家同步形成了一系列新的学科，并获得了快速发展，很多领域在技术研发或产业化上达到甚至超越了同期国外水平。2019年11月，TOP500组织发布的最新一期世界超级计算机500强榜单中，中国占据了227个，“神威·太湖之光”超级计算机位居榜单第三位，“天河二号”超级计算机位居第四位。图31是ENIAC和我国的“神威·太湖之光”超级计算机。



图31世界上第一台电子计算机和我国研制的超级计算机



本章介绍数字系统中的组合逻辑电路。首先介绍组合逻辑电路的特点和功能描述方法，重点介绍组合逻辑电路的分析方法、组合逻辑电路的设计方法以及利用无关项的组合逻辑电路的设计方法，然后介绍组合逻辑电路中的竞争和冒险等内容，最后着重介绍数字系统中常用的组合逻辑电路。此外，还给出了用Multisim和VHDL分析设计组合逻辑电路的实例。本章学习要求如下： 

(1) 了解组合逻辑电路的特点和功能描述方法； 

(2) 掌握组合逻辑电路的分析方法；  

(3) 掌握组合逻辑电路的设计方法； 

(4) 掌握利用无关项的组合逻辑电路的设计方法； 

(5) 熟悉编码器等常用组合逻辑电路的功能与应用； 

(6) 了解组合逻辑电路中的竞争和冒险现象及判断方法； 

(7) 了解用Multisim和VHDL分析设计组合逻辑电路的方法。

如何由给定组合电路找出其实现的逻辑功能，如何根据逻辑命题来设计组合电路，以及数字系统中经常用到的组合电路的原理及应用是本章学习的重点。

3.1概述
3.1.1 组合逻辑电路的特点
1. 功能特点

由门电路构成的逻辑部件称为组合逻辑电路(简称组合电路)。组合电路是计算机等数字系统中的逻辑部件之一。数字系统中的另一类逻辑部件叫作时序逻辑电路(简称时序电路)，这部分内容将在后续章节中介绍。

组合电路任一时刻的输出仅仅取决于该时刻输入信号的状态，而与该时刻之前电路的状态无关，即组合电路无“记忆性”功能。

2. 结构特点

组合电路之所以具有“无记忆”功能特点，归根结底是由于结构上不含记忆(存储)元件，不存在输出到输入的反馈回路。

3.1.2组合逻辑电路的功能描述方法

组合电路的功能描述方法主要有逻辑表达式、真值表、卡诺图和逻辑图等。


逻辑图本身是逻辑功能的一种表达方式，然而逻辑图所表示的逻辑功能不够直观，

通常情况下还要把逻辑图转化为逻辑表达式或真值表的形式，

以使电路的逻辑功能更加直观、明显。


图32组合逻辑电路的框图




对于任何一个多输入、多输出的组合电路，都可以用图32所示的框图表示。
图中a1，a2，…，an表示输入变量，y1，y2，…，ym表示输出变量。输出与输入间的逻辑关系可以用一组逻辑函数表示为


y1=f1a1,a2,…,an
y2=f2a1,a2，…,an

ym=fma1,a2,…,an(31)

3.2组合逻辑电路的分析


组合电路的分析主要是根据给定的逻辑图找出输出与输入的逻辑关系，从而确定其逻辑功能。

3.2.1组合逻辑电路的分析方法

组合电路的分析过程如图33所示。



图33组合电路的分析过程



1. 由逻辑电路写出逻辑表达式

一般是从输入到输出逐级写出各个门电路的输出逻辑表达式，从而写出整个逻辑电路的输出对输入变量的逻辑表达式。必要时可简化，以求出最简逻辑表达式。较简单的逻辑功能从逻辑表达式上即可分析出来。

2. 列出逻辑函数的真值表

将输入变量的状态以自然二进制数顺序的各种取值组合代入输出逻辑表达式，求出相应的输出状态，并填入表中得到真值表。

3. 分析逻辑功能

通常是通过分析真值表的特点，归纳出电路所能实现的逻辑功能。


3.2.2组合逻辑电路分析举例

【例31】分析图34所示电路的逻辑功能。


解： 根据逻辑图，逐级写出输出逻辑表达式


Y1=,Y2=,Y3=AB,Y4=Y1Y2=
Y=Y3Y4=AB=AB+=A⊙B(32)

从逻辑表达式(32)可以看出，图34所示电路是判断A和B是否相等的电路，即A=B时，Y为1，否则Y为0。

【例32】分析图35所示电路的逻辑功能。





图34例31的电路图



图35例32的电路图




解： 根据逻辑图，逐级写出输出逻辑表达式

Y1=AB
Y=Y1C=ABC(33)

将输入变量A、B和C的各种取值组合代入逻辑表达式(33)中，求出逻辑函数Y的值，由此得出真值表如表31所示。


表31例32的真值表



ABCY

0000
0011
0101
0110
1001
1010
1100
1111



图36例33的电路图

由真值表看出，在3个输入变量A、B、C中，有奇数个1时，输出Y为1； 否则为0。由此可以判断出图35所示电路的逻辑功能为3位判奇电路，又称为“奇校验电路”，是判断输入变量中1的个数是否为奇数的电路。

【例33】分析图36所示电路的逻辑功能，并指出该电路设计是否合理。


解： 逐级写出输出逻辑函数表达式


Y1=AB；  Y2=+C； Y3=Y1·C=AB·C
Y4=Y2·A=+C·A； Y5=A+B+C
Y=Y3+Y4+Y5=AB·C++C·A+A+B+C
=CA+B+AB+
=AC+BC+AB+
=∑(0,3,5,6) (34)

将A、B和C取值的各种组合代入最终表达式(34)中(或直接依据最小项表达式)，可以得到如表32所示的真值表。


表32例33的真值表




ABCY

0001
0010
0100
0111
1000
1011
1101
1110

由真值表看出，当输入均为0或有偶数个1时，输出Y为1； 否则Y为0。所以该电路为3位判偶电路，又称为“偶校验电路”。这个电路使用门的数量太多，设计并不合理，可用较少的门电路来实现。对表达式进行变换得

Y=AC+BC+AB+
=(A+B)C+(AB+)
=(AB)C+(AB)
=AB⊙C(35)



图37用“异或”门和“同或”

门实现偶校验电路


由式(35)可以看出，图36所示电路可以用“异或”门和“同或”门实现，其电路如图37所示。

组合电路的分析过程不是一成不变的，实际分析组合电路时，可以根据电路的复杂程度灵活取舍。对较简单的电路，可以从表达式中直接指出电路的逻辑功能。较复杂的电路要借助真值表，这样能较直观地分析出电路的逻辑功能。



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3.3组合逻辑电路的设计


组合逻辑电路的设计过程与分析过程相反，是根据已知的逻辑问题，画出能实现其逻辑功能的最简逻辑电路图的过程。

3.3.1组合逻辑电路的设计方法

1. 基本设计过程

组合逻辑电路的设计过程如图38所示。



图38组合电路的设计过程


(1) 逻辑抽象。逻辑抽象是将文字描述的逻辑命题(设计要求)转换成逻辑函数表达式的过程。

(2) 逻辑化简。逻辑化简是指采用代数法(公式法)或卡诺图法将逻辑函数化简为最简“与或”表达式，通常使用卡诺图法来完成。

(3) 逻辑变换。逻辑变换是指根据选用的逻辑器件类型，将最简“与或”表达式变换为所需形式。

(4) 画逻辑图。画逻辑图是指根据变换后的逻辑表达式绘制逻辑电路图。

上述过程中，除逻辑抽象外，其他内容均在第1章中做过介绍，这里不再重复。下面仅对逻辑抽象的方法做简要介绍。

2. 逻辑抽象

在设计组合电路时，要将文字描述的设计要求转化为逻辑函数的某种表达方式，这样才能设计出满足要求的逻辑电路。

由于实际逻辑问题各种各样，逻辑抽象没有规范的方法，往往要凭借设计者的经验去完成。通常的思路是： 

(1) 确定输入、输出变量； 

(2) 用二值逻辑的0、1两种状态分别对输入、输出变量进行逻辑赋值，即确定0、1的具体含义； 

(3) 根据输入、输出之间的逻辑关系列出真值表或直接写出逻辑表达式。当变量较多时，可以建立简化的真值表。变量更多时，可根据设计要求直接列写逻辑表达式。

【例34】写出3人多数表决电路的逻辑表达式，当A、B、C三人中有多数人赞同时表决通过，且A有否决权。

解： 参与表决的人A、B和C为输入变量，赞同时用1表示； 不赞同时用0表示。设Y为代表表决结果的输出变量，表决通过用1表示； 未通过用0表示。由此可列出如表33所示的真值表。


表33例34的真值表



ABCY

0000
0010
0100
0110
1000
1011
1101
1111

由真值表可以抽象出逻辑函数Y的最小项表达式

Y=∑(5,6,7)(36)

【例35】已知M=m1m2和N=n1n2是两个二进制正整数，写出判断M<N的逻辑函数表达式。

解： 分析逻辑问题可知，判断式中应该有4个输入变量，即m1、m2、n1和n2。设判断结果用Y表示，即输出变量。

在比较两个二进制正整数大小时，通常是从高位到低位逐位比较，即当高位m1=0，n1=1时，不论m2和n2为何值，都有M<N； 而在高位相等时，比较低位即可。于是可以列出简化的真值表，如表34所示。表中“×”表示取0和1两种逻辑值。


表34例35的简化真值表




MN
m1m2n1n2Y

0×1×1
10111
00011

由简化的真值表可以抽象出逻辑函数表达式

Y=m-1n1+m1m-2n1n2+m-1m-2n-1n2(37)

【提示】简化真值表得出的表达式不是最小项表达式。

3.3.2组合逻辑电路设计举例

下面举例说明组合电路的设计过程。

【例36】用“非”门和“与或非”门完成例34中的3人多数表决器设计。

解： 第一步，逻辑抽象。例34中已经由真值表抽象出了逻辑函数表达式(36)，即

Y=∑(5,6,7)


第二步，逻辑化简。用卡诺图化简逻辑函数(由于化简过程较简单，这里略去)，可得最简“与或”


图39例36的逻辑图

表达式为 

Y=AC+AB(38)

第三步，逻辑变换。根据题意，通过两次求反，将式(38)变换成“与或非”形式的表达式

Y=AB+AC=A(B+C)=+(39)

第四步，画逻辑图。根据“与或非”表达式(39)可以画出逻辑图，如图39所示。

【例37】用“与非”门和“非”门设计一个交通信号灯工作状态监视电路，正常情况下，任何时刻有且仅有一盏灯点亮。当出现所有的灯都熄灭或有两盏及两盏以上的灯都亮的情况，则说明电路出现了故障，需发出报警信号以通知维修人员处理。

解： 第一步，逻辑抽象。设变量A、B、C表示红、黄、绿三个信号灯，将灯的亮、灭分别用1和0表示，电路工作状态指示信号用Y来表示，需要报警时Y为1，正常工作时Y为0。真值表如表35所示。


表35例37的真值表



ABCY

0001
0010
0100
0111
1000
1011
1101
1111

根据表37，可以抽象出逻辑函数表达式

Y=∑(0,3,5,6,7)(310)

第二步，逻辑化简。用卡诺图对式(310)进行化简

Y=+AB+BC+AC(311)

第三步，逻辑变换。根据题意，将式(311)变换成“与非与非”表达式

Y=·AB·BC·AC(312)

第四步，画逻辑图。依据式(312)，用“与非”门和“非”门绘制逻辑电路图，如图310所示。

【例38】人有O、A、B、AB四种基本血型。输血者与献血者的血型必须符合下述原则： O型血是万能输血者，可以输给任意血型的人，但O型血的人只接受O型血； AB型血是万能受血者，可以接受所有血型的血。输血者和受血者之间的血型关系如图311所示。试用“非”门和“与非”门设计一个组合电路，以判别一对输、受血者是否相容。




图310例37的逻辑图




图311血型关系图




解： 第一步，逻辑抽象。设用C、D的四种变量组合表示输血者的四种血型，用E、F的四种变量组合表示受血者的四种血型，如表36所示。


表36用字母表示血型关系




输血者受血者

CDEF血型

0000O
0101A
1010B
1111AB

根据表36可以列出输出逻辑函数Y与输入变量C、D、E、F之间关系的简化真值表，如表37所示。


表37例38的简化真值表



CDEFY

00× ×1
01011
10101
×× 111

根据表37，可以抽象出逻辑函数表达式为

Y=+DF+CE+EF(313)

第二步，逻辑化简。用图312所示的卡诺图化简式(313)，可得最简“与或”式为

Y=+EF+F+E(314)

第三步，逻辑变换。对最简“与或”式(314)进行“与非与非”变换得 

Y=+EF+F+E
=+EF+F+E
=·EF·F·E(315)

第四步，画逻辑图。根据Y的最简“与非与非”表达式(315)，可绘制如图313所示的逻辑图。




图312例38的卡诺图




图313例38的逻辑图




3.3.3含有无关项的组合逻辑电路设计

在第1章中介绍过含有无关项的逻辑函数的化简方法，利用无关项的特性可以使逻辑函数表达式化简得更简单，这意味着设计出的逻辑电路所用的门电路更少，性价比更高。下面举例说明含有无关项的组合逻辑电路设计方法。

【例39】用“与非”门、“非”门和“异或”门设计一个组合电路，以实现余三码到8421码的转换。

解： 第一步，逻辑抽象。由题意可知，组合电路的输入为余三码，有四个输入变量，设为A、B、C、D； 输出是8421码，有四个输出变量，设为Y4、Y3、Y2、Y1。由于输入变量A、B、C、D的取值组合不可能为0000～0010和1101～1111这6种组合，即有6个约束项，故约束方程为

∑d(0,1,2,13,14,15)=0(316)

根据上述分析可以列出所设计电路的真值表，如表38所示。


表38例39的真值表




ABCDY4Y3Y2Y1

0000××××
0001××××

0010××××
00110000
01000001
01010010
01100011
01110100
10000101
10010110
10100111
10111000
11001001
1101××××
1110××××
1111××××

根据表38可以抽象出逻辑函数表达式为

Y4=∑(11,12)+∑d(0,1,2,13,14,15)Y3=∑(7,8,9,10)+∑d(0,1,2,13,14,15)Y2=∑(5,6,9,10)+∑d(0,1,2,13,14,15)Y1=∑(4,6,8,10,12)+∑d(0,1,2,13,14,15)(317)

第二步，逻辑化简。用图314所示的各卡诺图化简式(317)中的各逻辑函数，可得逻辑函数的最简“与或”表达式



图314例39的卡诺图




Y4=AB+ACDY3=++BCDY2=C+DY1=(318)

第三步，逻辑变换。对最简“与或”式(318)进行“与非”变换或“异或”变换得 


图315例39的逻辑图


Y4=AB+ACD=AB·ACDY3=(+)+BCD=CD+BCD=BCDY2=C+D=CDY1=(319)


第四步，画逻辑图。根据变换后的表达式(319)可绘制如图315所示的逻辑图。

【例310】试用“与或非”门设计一个操作码形成电路，当按下“×、+、-”各操作键时，要求分别产生乘法、加法和减法的操作码01、10和11。

解： 第一步，逻辑抽象。设电路的输入变量为A、B、C； 输出变量为Y2、Y1。当按下某一操作键时，相应输入变量的取值为1，否则为0。由于正常操作下，某一时刻只按下一个操作键，所以输入变量A、B、C对取值1互斥，由此可得真值表如表39所示。


表39例310的真值表



ABCY2Y1

00000
00111
01010
011××
10001
101××
110××
111××

由表39可以写出逻辑函数表达式

Y2=∑(1,2)+∑d(3,5,6,7)Y1=∑(1,4)+∑d(3,5,6,7)(320)

第二步，逻辑化简。用图316所示的卡诺图化简式(320)，可以得到逻辑函数的最简“与或”表达式

Y2=B+CY1=A+C(321)



图316例310的卡诺图


比较化简结果式(321)和原始函数式(320)，可以发现，若逻辑函数的输入变量对取值1互斥，则仅包含有一个互斥变量的最小项可以化简为该互斥变量。例如m2，即B可化简为B。



图317例310的逻辑图

第三步，逻辑变换。对最简“与或”式(321)进行“与或非”变换得

Y2=B+CY1=A+C(322)

第四步，画逻辑图。根据变换后的表达式(322)可绘制如图317所示的逻辑图。

由以上实例可以看出，在设计组合逻辑电路时，若有无关项可以利用，则设计的电路会更简单。

*3.4组合逻辑电路的竞争冒险

前面在分析和设计组合逻辑电路时，讨论的都是电路的逻辑输出和输入处于稳定的状态下。而组合电路实际应用时，由于门电路传输延迟的影响，会导致电路在某些情况下，在输出端产生错误信号，从而造成逻辑关系的混乱，出现竞争冒险现象，使电路无法正常工作。

3.4.1竞争冒险现象

在组合电路中，当电路从一种稳定状态转换到另一种稳定状态的瞬间，某个门电路的两个输入信号同时向相反方向变化，由于传输延迟时间不同，所以到达输出门的时间有先有后，这种现象称为竞争。

如图318(a)所示的组合电路，当输入变量A由0变为1时，由于经过G1门的传输延迟，G2门的两个输入信号A、B会向相反方向变化，因此A和B存在竞争。由于竞争，使电路的逻辑关系受到短暂的破坏，并在输出端产生极窄的尖峰脉冲。



图318组合电路中的竞争冒险现象



由于输出Y=A·B=A·=0，即输出应恒为0。但由于存在门电路的传输延迟时间，B的变化落后于A的变化。当A已由0变为1，而B尚未由1变为0时，在输出端Y就产生一个瞬间的正尖峰脉冲，如图318(b)所示。这个尖峰脉冲会对后面电路产生干扰。

在图318(c)中，当A已由1变为0，而B尚未由0变为1时，这样在输出端Y仍为0，符合电路逻辑关系，不会产生尖峰脉冲。

【提示】有竞争现象时不一定都会产生尖峰脉冲。

在“与”门和“或”门组成的复杂数字系统中，由于输入信号经过不同途径到达输出门，在设计时往往难以准确知道到达的先后次序，以及门电路两个输入端在上升时间和下降时间产生的细微差别，因此都会存在竞争现象。这种由于竞争而在输出端可能出现违背稳态下逻辑关系的尖峰脉冲现象叫作冒险。

3.4.2竞争冒险的判断

判断组合电路是否存在竞争冒险有以下几种方法。

1. 代数法

逻辑电路中存在竞争就可能产生冒险，这可以从逻辑函数表达式的结构出发来判断。经分析得知，若输出逻辑函数表达式在一定条件下最终能化简为Y=A+或Y=A·的形式时，则可能有竞争冒险出现。例如，有两个逻辑函数Y1=AB+C，Y2=(A+B)(+C)，显然，函数Y1在B=C=1时，Y1=A+。因此，按此逻辑函数实现的组合电路会出现竞争冒险现象。同理，当A=C=0时，Y2=B·，所以此函数也存在竞争冒险。

【例311】用代数法判断逻辑函数Y=(+B)(A+C)(B+)的竞争冒险情况。

解： 变量A和C存在原变量和反变量，具有竞争能力，冒险判断如表310所示。


表310例311的冒险判断



A变量C变量

BCYABY
00A00C
01001C
10A100
111111

由表310可以看出，B=C=0时，Y=A； A=B=0时，Y=C，所以A、C变量分别可能产生冒险。

2. 卡诺图法

在用卡诺图法化简逻辑函数时，为了使逻辑函数最简而画的包围圈中，若有两个包围圈之间相切而不交，则在相邻处也可能存在竞争冒险。

将上述逻辑函数Y1和Y2用卡诺图表示，如图319所示。Y1是最简“与或”式，两个包围圈在A和处相切，Y2是“或与”式(画0的包围圈再取反)，两包围圈在B和处相切。所以Y1和Y2都存在竞争冒险。



图319卡诺图包围圈相切不相交的情况


【例312】用卡诺图法判断函数Y1=AB+A+BCD+BC、Y2=B+CD+A的冒险情况。

解： 绘制函数的卡诺图如图320所示。



图320例312的卡诺图


在图320所示的卡诺图上，按卡诺图化简法绘制包围圈。可以判断，Y1的包围圈不相切，无冒险。Y2的包围圈CD与B相切，相切处B=D=1，A=0，此时变量C变化时可能产生冒险。

3. 计算机仿真方法

用计算机仿真判断组合逻辑电路的竞争冒险也是一种可行的方法。目前有多种计算机电路仿真软件，将设计好的逻辑电路通过仿真软件，可以观察到输出有无竞争冒险。

4. 实验法

利用实验手段检查冒险，即在逻辑电路中的输入端，加入信号所有可能的组合状态，用逻辑分析仪或示波器，捕捉输出端可能产生的冒险现象。实验法检查的结果是最终的结果，这种方法是检验电路是否存在冒险现象的最有效、最可靠的方法。

3.4.3竞争冒险的消除

当组合逻辑电路存在着竞争冒险时，会对电路的正常工作造成威胁。因此，必须设法予以消除。常采用以下几种方法消除竞争冒险。

1. 修改逻辑设计

(1) 在逻辑表达式中添加多余项来消除竞争冒险。

【例313】判断逻辑函数Y=AC+B+是否存在竞争冒险？如何消除？

解： 分析Y的表达式可知，当B=C=1时，Y=A+，A可能产生竞争冒险。而C虽然具有竞争能力，但始终不会产生冒险。



图321添加多余项消除

竞争冒险

若在逻辑表达式中增加多余项BC，则当B=C=1时，Y恒为1，即消除了竞争冒险。

Y的卡诺图如图321所示。添加多余项意味着在相切处多画一个包围圈BC，使相切变为相交，从而消除了竞争冒险。为了简化电路，多余项通常会被舍去。但在图321中，为了保证逻辑电路能够可靠工作，

又需要添加多余项消除竞争冒险。这说明最简的设计并不一定是最可靠的设计。

(2) 对逻辑表达式进行逻辑变换，以消掉互补变量。

【例314】试消除逻辑函数Y=(+)(A+B)(B+C)中的竞争冒险。

解： 对逻辑表达式进行变换得

Y=(+)(A+B)(B+C)
=B+AB+B+BC(323)
=B+B

在上述逻辑变换过程中，消去了表达式中隐含的A·和C·项，所以由表达式B+B确定的逻辑电路，就不会出现竞争冒险了。

修改逻辑设计的方法简便，但局限性大，不适合于输入变量较多及较复杂的电路。

2. 加滤波电容

由于冒险现象产生的尖峰脉冲一般都很窄，所以如果组合逻辑电路在较慢的速度下工作，只要在逻辑电路的输出端并联一个很小的滤波电容，其容量为4～20pF，就可以把尖峰脉冲的幅度削弱至门电路的阈值以下，使输出端不会出现逻辑错误。

加入小电容滤波的方法简单易行，但输出电压波形边沿会随之变形，仅适合于对输出波形前、后沿要求不高的电路。

3. 引入选通脉冲




图322利用选通脉冲信号消除竞争

冒险的电路

在组合逻辑电路中引入选通脉冲信号，使电路在输入信号变化时处于禁止状态，待输入信号稳定后，令选通脉冲信号有效，使电路输出正常结果，这样可以有效地消除任何竞争冒险。图322所示电路就是利用选通脉冲信号消除竞争冒险的一个例子，此电路输出信号的有效时间与选通脉冲信号的宽度相同。

引入选通脉冲的方法简单且不需要增加电路元件，但要求选通脉冲与输入信号同步，而且对选通脉冲的宽度、极性、作用时间均有严格要求。

3.5常用组合逻辑电路及其应用

在计算机等数字系统中，有些组合电路经常大量出现。为了使用方便，通常将这些电路制作成中、小规模的集成电路产品。编码器、译码器、加法器、数值比较器、数据选择器和数据分配器等都是这样的组合电路。本节介绍这些组合逻辑电路的原理、功能和简单应用。



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3.5.1编码器

为区分不同事物，常常需要将某一信息(输入)变换为某一特定代码(输出)。通常将用数字或某种文字、符号来表示某一对象或信号的过程称为编码，具有编码功能的逻辑电路称为编码器。

在数字系统中，通常采用若干位二进制代码对编码对象进行编码。要表示的信息越多，二进制代码的位数就越多。n位二进制代码有2n个信息，对N个信号进行编码时，应按公式2n≥N来确定需要使用的二进制代码的位数n。

常用的编码器有二进制编码器和二十进制编码器，每种编码器又有普通编码器和优先编码器之分。

1. 二进制编码器

二进制编码器是用n位二进制数把某种信号变成2n个二进制代码的逻辑电路，通常命名为“2n线n线”编码器。二进制编码器的框图如图323所示，其中I0~I2n-1为输入端，Y0~Yn-1为n位二进制码输出端。



图323二进制编码器的框图


1） 普通二进制编码器

普通二进制编码器是用n位二进制数把某种信号变成2n个二进制代码的逻辑电路。

这里以3位二进制（8线3线）编码器为例，说明这类编码器的工作原理。编码器的三位输出Y2、Y1、Y0的不同取值组合分别代表8个输入信号0~7，输入信号低电平有效，其真值表如表311所示。




表3113位二进制编码器的真值表



01234567Y2Y1Y0

01111111000
10111111001
11011111010
11101111011
11110111100
11111011101
11111101110
11111110111

由表311可知，当仅有某一个输入端为低电平时，就输出与该输入端相对应的代码。例如，当3为低电平0，而其他输入端均为高电平1时，输出Y2Y1Y0为011。表中列出了8种输入信号的组合状态，每种状态的输入变量仅有一个取值为0，其他未列出的状态是无关项，即任意时刻只能对一个输入信号进行编码。为避免产生乱码，该编码器不能接收两个或两个以上的编码信号请求。

根据表311可以得到该编码器三个输出信号的逻辑表达式

Y2=0123I4567+01234I567
+012345I67+0123456I7
Y1=01I234567+012I34567
+012345I67+0123456I7Y0=0I1234567+012I34567+01234I567+0123456I7(324)



图324“与非”门构成的3位二进制
编码器逻辑图

利用约束项化简式(324)得

Y2=I4+I5+I6+I7=4567Y1=I2+I3+I6+I7=2367
Y0=I1+I3+I5+I7=1357(325)

图324所示的8线3线编码器逻辑图就是按照式(325)得出的。


2) 二进制优先编码器

普通二进制编码器虽然比较简单，但当两个或更多个输入信号同时有效时，其输出将是混乱的。而优先编码器则不同，它允许几个信号同时输入，但每一时刻输出端只给出优先级别较高的那个输入信号所对应的代码，不处理优先级别低的信号。至于优先级别的高低，完全是由设计人员根据各输入信号的轻重缓急情况而决定的。对多个请求信号的优先级别进行编码的逻辑部件称为优先编码器。下面以3位二进制优先编码器为例分析其原理特性。

编码器的8个输入信号为I0～I7(高电平有效)，设I7的优先级最高，I0的优先级最低，Y2、Y1、Y0为三位代码输出，其真值表如表312所示。


表3123位二进制优先编码器的真值表



I7I6I5I4I3I2I1I0Y2Y1Y0

1×××××××111
01××××××110
001×××××101
0001××××100
00001×××011
000001××010
0000001×001
00000001000



由表312求出该编码器三个输出信号的逻辑表达式，并化简得

Y2=I4567+I567+I67+I7
=I4+I5+I6+I7
Y1=I234567+I34567+I67+I7
=I245+I345+I6+I7
Y0=I1234567+I34567+I567+I7
=I1246+I346+I56+I7(326)

由式(326)可绘制3位二进制优先编码器的逻辑图，如图325所示。



图3253位二进制优先编码器逻辑图


常用的二进制优先编码器是8线3线优先编码器74LS148，其简易图形符号如图326所示。为了便于级联扩展，74LS148增加了使能端ST及优先扩展端EX和S，均为低电平有效。74LS148的内部电路不再给出，读者可查阅相关资料。



图32674LS148的简易图形符号


【提示】图形符号框外的引脚标注的变量符号，反变量表示低电平有效，并在近框处画有小圆圈。原变量表示高电平有效，近框处无小圆圈。

表313为74LS148的功能表。当ST=1时，电路处于禁止状态，即禁止编码，输出端均为高电平。当ST=0时，电路处于编码状态，即允许编码。只有当0~7都为1时，S才为0，其余情况S均为1，故S=0表示“电路工作，但无编码输入”； 当编码输入至少有一个为有效电平时，EX=0，表示“电路工作，且有编码输入”。


表31374LS148的功能表




ST76543210210SEX


1××××××××11111
00×××××××00010
010××××××00110
0110×××××01010
01110××××01110


011110×××10010
0111110××10110
01111110×11010
01111111011110
01111111111101

当ST=0时，只有当1、2、3、4、5、6、7均为1，即均为无效电平输入，且0为0时，输出为111； 当7为0时，无论其他7个输入是否为有效电平输入，输出均为000。由此可知7的优先级别高于0的优先级别，且这8个输入优先级别的高低次序依次为7~0，下角标号码越大的优先级别越高。

【例315】用两片8线3线优先编码器74LS148组成一个16线4线优先编码器，将15~016个低电平有效的输入信号编为0000～1111 16个4位二进制代码，其中15优先级别最高，0优先级别最低。

解： 根据74LS148的功能表，将16个输入信号分别接到两个芯片上，其中优先级别高的15~8接74LS148片(2)的7~0，而将优先级别低的7~0接到74LS148片(1)的7~0。

按照优先次序的要求，只有片(2)的输入端无信号时，才允许对片(1)的输入信号编码。因此，只要将片(2)的S作为片(1)的选通输入信号ST即可。

另外，当片(2)有编码信号输入时，它的EX=0，无编码输入时EX=1，正好可以用它作为输出编码的最高位。编码输出的低3位为两片相应原码输出的逻辑“或”。连接图如图327所示。



图327用两片74LS148组成的16线4线优先编码器


图327中，当15~8中有低电平输入时，片(2)的输出端S=1，EX＝0，使片(1)的选通端ST=1，片(1)不编码，其输出210＝111，不影响片(2)对15~8的编码操作。当15~8均为高电平时，片(1)才能对7~0进行优先编码操作，所以片(2)的优先级别高于片(1)。Z3~Z0将反码输出转换为原码输出。

2. 二十进制优先编码器

用4位二进制代码表示1位十进制数(也可以是十种其他信息)称为二十进制编码。完成二十进制编码的电路称为二十进制编码器，它能将I0~I9(对应0~9)10个有效的输入信号编成8421BCD码。表314是二十进制编码器的真值表。


表314二十进制编码器的真值表



I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y0


10000000001001
01000000001000
00100000000111
00010000000110
00001000000101
00000100000100
00000010000011
00000001000010
00000000100001
00000000010000


由表314可以求出二十进制编码器四个输出信号的逻辑表达式，并进行“与非与非”变换得

Y3=I8+I9=89
Y2=I4+I5+I6+I7=4567
Y1=I2+I3+I6+I7=2367
Y0=I1+I3+I5+I7+I9=13579(327)

由式(327)可绘制二十进制编码器的逻辑图，如图328所示。

图329是集成二十进制优先编码器74LS147的简易图形符号，表315是74LS147的功能表。




图328二十进制编码器逻辑图




图32974LS147的简易图形符号 




由表315可以看出，编码器的输入信号低电平有效，输出是8421码的反码。9的优先级最高，0的优先级最低，即只要9有低电平输入，无论其他输入端是什么，输出都是0110。电路中没有0输入端，当所有的输入端都为高电平时，相当于0端有效，这时四个输出端输出的是1111。


表31574LS147的功能表



9876543213210


1111111111111
0××××××××0110
10×××××××0111
110××××××1000
1110×××××1001
11110××××1010
111110×××1011
1111110××1100
11111110×1101
1111111101110




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3.5.2译码器

译码是将表示特定意义信息的二进制代码翻译出来，是编码的逆过程。实现译码操作的电路称为“译码器”，



图330二进制译码器框图

它输入的是二进制代码，输出

的是与输入代码对应的特定信息。


常用的译码器有二进制译码器、二十进制译码器和显示驱动译码器等。

1. 二进制译码器

图330是二进制译码器的框图。图中A1~An是n个输入信号，组成n位二进制代码，An是代码的最高位，A1是代码的最低位。代码可能是原码，也可能是反码。若为反码，则字母A上面要带反号。

Y1~Y2n是2n个输出信号，可能是高电平有效，也可能是低电平有效。若为低电平有效，则字母Y上面要带反号，这种译码器称为n线2n线译码器。

对于n线2n线译码器的每一种输入代码，输出只能有一个有效，其余均无效。二进制译码器可以译出输入变量的全部状态，所以又称为变量译码器或全译码器。表316是3位二进制译码器的真值表，输入是3位二进制代码，输出是8个互斥的信号。


表3163位二进制译码器的真值表



A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7


00010000000
00101000000
01000100000
01100010000
10000001000
10100000100
11000000010
11100000001


由真值表316可以写出输出逻辑表达式

Y7=A2A1A0=m7Y6=A2A10=m6Y5=A21A0=m5Y4=A210=m4Y3=2A1A0=m3Y2=2A10=m2Y1=21A0=m1Y0=210=m0(328)

由式(328)可以看出，译码器的每个输出都与输入代码的一个最小项对应。依据式(328)可以画出3位二进制译码器的逻辑图，如图331所示。



图3313位二进制译码器的逻辑图


集成3线8线译码器74LS138的输出采用低电平有效方式，即输出为反变量，而且为了功能扩展和应用，增加了使能控制信号。74LS138的功能如表317所示，其中STA、STB、STC是使能端。当STA=1且STB=STC=0时，译码器才工作，否则译码器处于禁止状态。


表31774LS138的功能表



STASTBSTCA2A1A001234567

0×××××11111111
1×1×××11111111
11××××11111111
10000001111111
10000110111111
10001011011111
10001111101111
10010011110111
10010111111011
10011011111101
10011111111110


由表317可以看出，其输入信号为原码，A2是最高位。译码过程中，根据A2、A1、A0的取值组合，0~7中某一个输出为低电平。译码输出表达式为

i=STA·STB·STC·i
（329）

74LS138的逻辑图和简易图形符号分别如图332、图333所示。



图33274LS138的逻辑图





图33374LS138的简易图形符号

【提示】译码输出的是三个变量的全部最小项，这一特点是全译码器所共有的，据此可以用集成译码器实现组合逻辑函数。当代码位数较多时，可以利用使能端将多个译码器级联使用。

2. 二十进制译码器


将输入的四位8421BCD码翻译成十个对应的高、低电平输出信号(用来表示0~9共十个数字)的逻辑电路称为二十进制译码器，又称4线10线译码器。常用的4线10线译码器是74LS42，表318是其功能表，输入的四位8421BCD码用D、C、B、A表示，输出的0～9十个十进制数对应的信号用0～9表示。


表31874LS42的功能表




数字DCBA0123456789


000000111111111
100011011111111
200101101111111
300111110111111
401001111011111
501011111101111
601101111110111
701111111111011
810001111111101
910011111111110

无效码


10101111111111
10111111111111
11001111111111
11011111111111
11101111111111
11111111111111



由表318可见，该电路输入端D、C、B、A输入的是8421BCD码，输出端有译码输出时为0，没有译码输出时为1，即低电平为有效输出信号。所以，当输入为1010~1111六个无效信号时，译码器输出全1，即对无效信号拒绝译码。

由功能表318可以写出“与非”形式的输出表达式

0=  5=CA
1=A 6=CB
2=B   7=CBA(330)
3=BA 8=D
4=C   9=DA

根据式(330)，可以画出用“与非”门组成的74LS42的逻辑图，如图334所示。



图33474LS42的逻辑图


图335是二十进制译码器74LS42的简易图形符号。



图33574LS42的简易图形符号

3. 显示驱动译码器

显示驱动译码器不同于上述的译码器，它的主要功能是译码驱动数字显示器件。数字显示的方式一般分为字形重叠式、分段式和点阵式三种。

字形重叠式显示器是将不同字符的电极重叠起来，使相应的电极发亮，则可显示需要的字符。

分段式显示器是在同一平面上按笔画分布发光段，利用不同发光段组合，显示不同的数码。

点阵式显示器是由按一定规律排列的可发光的点阵组成，通过发光点组合显示不同的数码。

数字显示方式以分段式应用最为普遍，下面先对常用的分段式显示器作一些介绍，然后对显示驱动译码器的原理进行分析。

1) 七段LED数码管显示器

某些特殊的半导体材料做成的PN结，在外加一定的电压时，具有能将电能转化成光能的特性。利用这种PN结发光特性制作成显示器件，称为半导体显示器。多个发光二极管组成的七段LED数码管显示器就是半导体显示器，其外观及其等效电路如图336所示。



图336七段LED数码管显示器


LED数码管有共阴极与共阳极两种，共阳极LED数码管的等效电路如图336(b)所示，各字段发光二极管的阳极接在一起。在构成显示驱动译码器时，对于共阳极LED数码管，要使某段发光，该段应接低电平； 对于共阴极LED数码管，要使某段发光，该段应接高电平。

半导体显示器的优点是体积小、工作可靠、寿命长、响应速度快、颜色丰富； 其缺点是功耗较大。

2) 七段LED显示驱动译码器

现以8421BCD码七段显示译码器为例，说明显示驱动译码器的工作原理。

8421BCD码七段显示译码器的真值表如表319所示。设A3~A0是8421BCD码的输入端，经译码后产生驱动LED数码管的7个高电平有效的输出信号Ya~ Yg，用于连接LED数码管的7个数码显示段a~g(不包括小数点的驱动)。这里规定输出1时为数码显示段的点亮状态，0为熄灭状态。

除了可对输入的0000~1001的8421BCD码进行显示译码外，真值表还规定了输入为1010~1111这六个状态下显示的字形。但由于这些字形比较奇异，故在实际应用中很少使用。


表3198421BCD码七段显示译码器的真值表




数码A3A2A1A0YaYbYcYdYeYfYg字形

000001111110
100010110000
200101101101
300111111001
401000110011
501011011011
601100011111
701111110000
810001111111
910011110011
1010100001101
1110110011001
1211000100011
1311011001011
1411100001111
1511110000000

由表319可以得出输出的最小项表达式，利用卡诺图化简0项，得到反函数的“与或”表达式，然后对反函数取反得到“与或非”表达式。这里省略化简和变换步骤，直接给出输出逻辑函数的“与或非”表达式。

Ya=∑(0,2,3,5,7,8,9,13)=A3A1+A20+321A0Yb=∑(0,1,2,3,4,7,8,9,12)=A3A1+A21A0+A2A10Yc=∑(0,1,3,4,5,6,7,8,9,11)=A3A2+2A10Yd=∑(0,2,3,5,6,8,10,11,13,14)=A210+A2A1A0+21A0Ye=∑(0,2,6,8,10,14)=A0+A21Yf=∑(0,4,5,6,8,9,12,13,14)=A1A0+2A1+32A0Yg=∑(2,3,4,5,6,8,9,10,11,12,13,14)=321+A2A1A0(331)

由式(331)可以画出译码器的逻辑图，如图337所示。



图3378421BCD码七段显示译码器逻辑图


集成显示驱动译码器74LS48是用于驱动共阴极LED数码管的BCD七段显示译码器，它的内部有上拉电阻，输出状态为高电平有效。74LS48的简易图形符号如图338所示，符号中A3~A0是8421BCD码的输入端，Ya~Yg是经译码后产生驱动共阴极LED数码管的7个输出信号。74LS48中还提供了附加控制电路，有三个附加控制端LT、RBI和BI/RBO，用以扩展电路的功能。

图339给出了74LS48与共阴极LED数码管的基本连接方法，供读者参考。




图33874LS48的简易图形符号




图339用74LS48驱动共阴极LED数码管的连接方法





74LS48中附加控制端的功能如下： 

(1) 灯测试输入端LT。LT为低电平有效信号。当LT=0时，无论输入的8421BCD码为何状态，将强行使译码器的输出信号全部置成高电平，从而使LED数码管的7个数码显示段全部点亮。此输入端的功能主要是对数码管的七个显示段进行测试。正常工作时应将LT置为高电平。

(2) 灭零输入端RBI。RBI为低电平有效信号。一般情况下，当显示译码器的输入8421BCD码为0000时，显示译码器的输出信号将使数码管显示为 0。但RBI=0时，如果显示译码器的输入为0000，则输出的信号将全部置为高阻态，数码管的七个显示段全部不亮，这就是所谓的“灭零”。然而，RBI有效时，仅仅是对输入的8421BCD码为0000时产生“灭零”效果，如果输入的8421BCD码是其他数值，则显示译码器的输出仍同于一般情况，使数码管显示出相应数字。

(3) 灭灯输入/灭零输出端BI/RBO。这是一个双功能的输入/输出端，其输入和输出均是低电平有效。BI/RBO端作为输入端时，称灭灯输入控制端。当将此端加上低电平时，则无论显示译码器的输入为什么状态，输出信号将被全部置为高阻态，使数码管的各个显示段全部熄灭。BI/RBO端作为输出端时，称灭零输出端。当灭零输入端RBI处于有效状态且8421BCD码的输入为0000时，显示译码器实现“灭零”。此时，灭零输出端BI/RBO输出低电平，表示本显示译码器处于“灭零”状态，将本应显示的0给熄灭了。

将RBI与RBO配合使用，可实现多位十进制数码显示系统的整数前和小数后的灭零控制。图340给出了灭零控制的连接方法，整数部分将高位的RBO与后一位的RBI相连。小数部分将低位的RBO与前一位的RBI相连。整数显示部分最高位译码器的RBI接地，始终处于有效状态，输入为0时将进行灭零操作，并通过RBO将灭零输出低电平向后传递，开启后一位灭零功能。小数显示部分最低位译码器的RBI始终处于有效状态，输入为0时将进行灭零操作，并通过RBO将灭零输出的低电平向前传递，开启前一位的灭零功能。



图340有灭零控制的数码显示系统


4. 用译码器实现组合逻辑函数

任何逻辑函数都可以写成最小项表达式的形式，而对于具有n个输入的二进制译码器来说，它的2n个输出恰恰对应输入信号的2n个最小项，即Yi=mi。所以，可以利用译码器的这一特点，并配合门电路构成组合逻辑电路。具体步骤如下： 

(1) 由函数的自变量数确定译码器的线数，自变量数应与译码器的输入线数相等。

(2) 将组合逻辑函数转换成最小项表达式形式。

(3) 将函数的最小项表达式与译码器输出对比，并进行相应变换。

(4) 画出用译码器和门电路组成的逻辑图。

【例316】用二进制译码器和“与非”门实现逻辑函数Y=AB+BC+AC。

解： (1)  给定的组合逻辑函数Y为三变量逻辑函数，所以选择3线8线译码器74LS138来设计实现该组合逻辑函数。

(2) 把逻辑函数Y写成最小项表达式的形式

Y=AB+BC+AC
=AB(C+)+(A+)BC+A(B+)C
=ABC+AB+BC+AC
=m3+m5+m6+m7(332)

(3) 由译码器74LS138功能可知，只要令A2=A,A1=B,A0=C，则它的输出0~7即为三变量逻辑函数的8个最小项m-0~m-7。由于这些最小项以反函数的形式给出，所以还需将式(332)变换为由m-0~m-7表示的函数式

Y=m3+m5+m6+m7
=m3+m5+m6+m7(333)
=m-3·m-5·m-6·m-7

对比译码器74LS138的输出，式(333)可以写成

Y=3·5·6·7(334)

(4) 由式(334)画出逻辑图，如图341所示。



图341例316的逻辑图




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3.5.3加法器

二进制加法器是数字系统的基本逻辑部件之一。两个二进制数之间的加、减、乘、除等算术运算，最后都可以化作加法运算来实现。能够实现加法运算的电路称为加法器，加法器是算术运算的基本单元电路。下面先讨论能实现1位二进制数相加的半加器和全加器，然后探讨多位二进制数加法器。

1. 半加器和全加器

如果不考虑来自低位的进位而将两个一位二进制数相加，称为半加。实现半加运算的逻辑电路叫作半加器。

若用A、B表示两个加数输入，S、CO分别表示和与进位输出。根据半加器的逻辑功能，可以得出其真值表，如表320所示。


表320半加器的真值表



ABSCO

0000
0110
1010
1101


由真值表可以求出S和CO的表达式

S=A+B=ABCO=AB(335)




图342半加器的逻辑图和逻辑符号

式(335)可用图342(a)所示的逻辑电路实现。半加器的逻辑符号如图342(b)所示。

如果不仅考虑两个一位二进制数相加，而且考虑来自低位进位的加法运算称为全加。实现全加运算的逻辑电路叫作全加器。设A、B为两个加数，CI是来自低位的进位，S为本位的和，CO是向高位的进位，根据全加器的逻辑功能，可以得到其真值表，如表321所示。


表321全加器的真值表



ABCICOS

00000
00101
01001
01110
10001
10110
11010
11111

由表321可以写出全加器的逻辑函数表达式，并进行相应变换得


S=∑(1,2,4,7)
=CI+BCI+ACI+ABCI
=(+AB)CI+(B+A)CI
=ABCI
CO=∑(3,5,6,7)
=BCI+ACI+ABCI+ABCI
=AB+(AB)CI
=AB+(AB)CI
=AB·(AB)CI(336)

全加器的电路结构有多种类型，图343(a)是用“异或”门和“与非”门构成的全加器。不论哪种电路结构，其功能必须符合表321给出的全加器真值表。全加器的逻辑符号如图343(b)所示。



图343全加器的逻辑图和逻辑符号


2. 多位加法器

两个多位二进制数进行加法运算时，前面讲的全加器是不能完成的。必须把多个这样的全加器连接起来使用。即把相邻的第一位全加器的CO连接到高一位全加器的CI端，最低一位相加时可以使用半加器，也可以使用全加器。使用全加器时，需要把CI端接低电平0，这样组成的加法器称为串行进位加法器，如图344所示。



图3444位串行进位加法器


由于电路的进位是从低位到高位依次连接而成的，所以必须等到低位的进位产生并送到相邻的高位以后，相邻的高一位才能产生相加的结果和进位输出。所以，串行进位加法器的缺点是运行速度慢，只能用在对工作速度要求不太高的场合。串行进位加法器的优点是电路简单。TTL集成电路中的T692就属于此类加法器。

为了提高运算速度，通常使用超前进位并行加法器。图345（a）是4位二进制超前进位加法器的电路结构框图，图345（b）是中规模集成电路4位二进制超前进位加法器74LS283的简易图形符号。其中A3~A0、B3~B0分别为4位加数和被加数的输入端，S3~S0为四位和的输出端，CI为最低进位输入端，CO为向高位输送进位的输出端。



图3454位二进制超前进位加法器


在两个多位数相加时，任何一位的进位输入信号都取决于两个加数中低于该位的各位数值，在给出两个多位数后，可以通过进位电路直接判断出每一位的进位输入信号，使进位信号不再逐级传递，从而提高运算速度，这种方法称为超前进位。超前进位加法器74LS283实现的加法关系为



CO,S3S2S1S0=A3A2A1A0+B3B2B1B0+CI（337）





各级进位信号仅由加数、被加数和最低位信号CI决定，而与其他进位无关，这就有效地提高了运算速度。需要注意的是，加法器速度越高，位数越多，电路越复杂。目前中规模集成超前进位加法器多为四位。若实现更多位的加法运算，需将多个四位加法器串接使用。


3. 用加法器实现组合逻辑函数



加法器能实现两个二进制数相加，如果某个逻辑函数能表示为某些输入变量相加或输入变量与常量相加的形式，


图346例317的电路连接图

则用加法器来设计组合逻辑电路会更简单。

【例317】用超前进位加法器74LS283设计一个代码转换电路，以将余3码转换为8421码。


解： 根据设计要求，电路的输入为余3码，用ABCD表示； 电路的输出为8421码，用Y3Y2Y1Y0表示。由代码的编码规则可知，余3码是8421码加3得到的，即8421码可以由余3码加(-3)得到。所以只要将ABCD和(-3)的补码1101作为加数和被加数接入74LS283的输入端A3~A0、B3~B0，即可从S3~S0端得到8421码，这时在CO端会产生进位，忽略即可。电路连接如图346所示。



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3.5.4数据选择器

能从一组输入数据中选择出某一数据的电路叫数据选择器。数据选择器由地址译码器和多路数字开关组成，如图347所示。它有n个选择输入端(也称为地址输入端)，2n个数据输入端，一个数据输出端。数据输入端与选择输入端输入的地址码有一一对应关系，当地址码确定后，输出端就输出与该地址码有对应关系的数据输入端的数据，即将与该地址码有对应关系的数据输入端和输出端相接。

1. 4选1数据选择器

图348是4选1数据选择器的功能示意图。图中D0~D3为4个数据输入端； Y为输出端； A1、A0为地址输入端，其真值表如表322所示。




图347数据选择器的框图




图3484选1数据选择器功能示意图





表3224选1数据选择器真值表



A1A0D0D1D2D3Y

00D0×××D0
01×D1××D1
10××D2×D2
11×××D3D3

由真值表322可以写出输出信号Y的表达式

Y=10D0+1A0D1+A10D2+A1A0D3=∑3i=0miDi
(338)

式中，mi为地址输入变量A1、A0的最小项，依据表达式(338)可以画出4选1数据选择器的逻辑图，如图349所示。

集成4选1数据选择器的典型电路是74LS153。74LS153内部有两片功能完全相同的4选1数据选择器，通常称为双4选1数据选择器。

74LS153中设有选通端，低电平有效。当=1时，Y=0，数据选择器不工作。当=0时，数据选择器才工作。于是，式(338)应改写为

Y=(10D0+1A0D1+A10D2+A1A0D3)=∑3i=0miDi(339)

当=0时，根据地址码A1A0的不同，将从D0~D3中选出一个数据输出。即地址码A1A0分别为00、01、10、11时，输出分别为D0、D1、D2、D3。

表323是74LS153中一片4选1数据选择器的功能表。74LS153的简易图形符号如图350所示。


表32374LS153中一片4选1数据选择器的功能表



A1A0Y

1××0
000D0
001D1
010D2
011D3




图3494选1数据选择器的逻辑图




图35074LS153的简易图形符号




2. 8选1数据选择器

集成8选1数据选择器74LS151的功能如表324所示。可以看出，74LS151有一个使能端，低电平有效； A2、A1、A0为地址输入端； 有两个互补输出端Y和，其输出信号相反。


表32474LS151的功能表




A2A1A0Y

1×××01
0000D00
0001D11
0010D22
0011D33
0100D44
0101D55
0110D66
0111D77



由功能表可以写出输出逻辑函数Y的表达式

Y=∑7i=0miDi(340)

式中，mi为地址输入变量A2、A1、A0的最小项。当=1时，Y=0，数据选择器不工作； 当=0时，根据地址码A2A1A0的不同取值，将从D0~D7中选出一个数据输出。74LS151的简易图形符号如图351所示。



图35174LS151的简易

图形符号


3. 用数据选择器实现组合逻辑函数

从前面的分析可知，数据选择器输出信号的逻辑表达式具有以下特点： 

(1) 具有标准“与或”表达式(最小项表达式)的形式； 

(2) 提供了地址变量的全部最小项； 

(3) 一般情况下，输入信号Di可以当成一个变量处理。

任何组合逻辑函数都可以写成唯一的最小项表达式的形式，从原理上讲，应用对照比较的方法，用数据选择器可以不受限制地实现任何组合逻辑函数。具体步骤如下： 

(1) 根据逻辑函数中变量的个数确定数据选择器的类型。若变量数为n，则一般应选择2n选1数据选择器或2n-1选1数据选择器。

(2) 确定地址输入。如果选择2n选1数据选择器，则n个变量全部设成地址输入； 如果选择2n-1选1数据选择器，则任选n-1个变量设成地址输入。

(3) 确定数据输入。对比逻辑函数最小项表达式和数据选择器的输出表达式来确定数据输入。

【例318】用数据选择器实现二进制全加器。

解： 二进制全加器有三个输入变量，两个输出变量，可以选择双4选1数据选择器74LS153来实现。

设A和B为二进制全加器的加数和被加数，C为低位来的进位，S为本位的和，CO为向高位的进位。设地址输入A1=A，A0=B。

式(336)已经给出了S和CO的逻辑表达式，这里重写出来，并稍作变换得

S=∑(1,2,4,7)
=·C+B·+A·+AB·C
CO=∑(3,5,6,7)
=BC+AC+AB+ABC
=·0+B·C+A·C+AB·1(341)



图352例318的电路连接图

比较式(341)与4选1数据选择器74LS153的表达式(338)，可以确定数据输入及输出为


1D0=C、1D1=、1D2=、1D3=C、S=1Y
2D0=0、2D1=C、2D2=C、2D3=1、CO=2Y

依据各数据输入和输出画出连接图，如图352所示。


【例319】用数据选择器实现逻辑函数Y(A,B,C)=BC+AC+AB。

解： 根据逻辑函数的变量数，选择8选1数据选择器74LS151来实现。令地址输入A2=C，A1=B，A0=A。在=0时，74LS151的输出逻辑表达式为


Y=210D0+21A0D1+2A10D2
+2A1A0D3+A210D4+A21A0D5
+A2A10D6+A2A1A0D7(342)

把待实现的逻辑函数变换成与此表达式相同的形式


YA,B,C=BC+AC+AB
=CB+CA+BA+CBA
=0()+0(A)+0(B)+1(BA)+
0(C)+1(CA)+1(CB)+1(CBA)(343)

比较式(342)和式(343)，可以确定数据输入为

D0=D1=D2=D4=0，D3=D5=D6=D7=1



图353例319的电路连接图

输出可以从同相输出端Y输出，也可以从反相输出端加反相器以后输出。电路的连接方法如图353所示。


【提示】数据选择器又称为多路开关，多用在需要有选择、分时地传送数据的场合。利用选通端可以扩展数据选择器的功能。

3.5.5数据分配器

根据m个地址输入，将一个输入信号传送到2m个输出端中的某一个的器件称为数据分配器。数据分配器示意图如图354所示。下面以1路4路数据分配器为例，说明数据分配器的工作原理。

1路4路数据分配器有1个信号输入端D，2个地址输入端A1、A0，4个数据输出端Y3、Y2、Y1、Y0，如图355所示。

根据数据分配器的定义及图355，可以列出1路4路数据分配器的真值表，如表325所示。




图354数据分配器示意图




图3551路4路数据分配器功能示意图





表3251路4路数据分配器的真值表



A1A0Y3Y2Y1Y0

00000D
0100D0
100D00
11D000


根据表325可以写出输出逻辑表达式

Y0=D10Y1=D1A0Y2=DA10Y3=DA1A0(344)



图3561路4路数据分配器的

逻辑图

根据式(344)可以画出1路4路数据分配器的逻辑图，如图356所示。

从图356可以看出，如果将地址输入A1、A0作为二进制编码输入，D作为选通控制信号，则数据分配器就成为二进制译码器了。所以数据分配器完全可以用二进制译码器来代替。

由于数据分配器可以用二进制译码器代替，所以集成二进制译码器也是集成数据分配器。如集成2线4线二进制译码器74LS139也是集成1路4路数据分配器； 集成3线8线二进制译码器74LS138也是集成1路8路数据分配器。

【提示】数据分配器多用在需要数据分时传送的场合。



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3.5.6数值比较器


数字电路中，用于比较两个二进制数A和B数值大小的逻辑电路称为数值比较器。下面首先讨论1位数值比较器，然后探讨多位数值比较器。

1. 1位数值比较器

当两个一位二进制数A和B比较时，其结果有3种情况，即A<B、A=B、A>B，比较结果分别用M、G和L表示。设A<B时，M=1； A=B时，G=1； A>B时，L=1，由此可得1位数值比较器的真值表，如表326所示。

根据表326可以写出逻辑函数表达式

M=BG=+AB=B+AL=A(345)

根据式(345)可以画出1位数值比较器的逻辑图，如图357所示。


表3261位数值比较器的真值表



ABMGL


00010
01100
10001
11010




图3571位数值比较器的逻辑图


2. 多位数值比较器

如果比较两个多位二进制数，必须逐位比较，使用多位数值比较器。下面以4位数值比较器为例说明其工作原理。

设两个4位二进制数为A=A3A2A1A0，B=B3B2B1B0，因此4位数值比较器有8个数值输入信号。同样，A与B的比较有三种结果： 大于、等于、小于，对应的3个输出信号分别为YA>B、YA=B和YA<B。

(1) 如果A>B，则必须使A3>B3； 或者A3=B3且A2>B2； 或者A3=B3，A2=B2且A1>B1； 或者A3=B3，A2=B2，A1=B1且A0>B0。

设A，B的第i位(i=0，1，2，3)二进制数比较结果的大于、等于、小于用Li、Gi、Mi表示，则

YA>B=L3+G3L2+G3G2L1+G3G2G1L0(346)

(2) 如果A=B，则必须使A3=B3，A2=B2，A1=B1且A0=B0，所以

YA=B=G3G2G1G0(347)

(3) 如果A<B，则必须使A3<B3； 或者A3=B3且A2<B2； 或者A3=B3，A2=B2且A1<B1； 或者A3=B3，A2=B2，A1=B1且A0<B0，则

YA<B=M3+G3M2+G3G2M1+G3G2G1M0(348)

另外，也可以由排除法推导出： 如果A不大于且不等于B，则A<B，由此得出YA<B的表达式为

YA<B=A>B·A=B=YA>B+YA=B

(349)

由式(345)可得Li、Gi、Mi的表达式

Li=AiBi
Gi=AiBi+AiBi=AiBi+AiBi
Mi=AiBi(350)

根据式(346)、式(347)、式(349)和图357可以画出4位数值比较器的逻辑图，如图358所示。图中1位数值比较器是按照式(350)得出的，与图357相同。



图3584位数值比较器的逻辑图


集成4位数值比较器的典型电路是74LS85，其简易图形符号如图359所示。IA>B、IA<B、IA=B是扩展端，是低位来的比较结果，用于多个芯片之间扩展连接时使用。只比较两个4位二进制数时，将IA>B、IA<B接低电平，同时将IA=B接高电平。74LS85的功能如表327所示。




图35974LS85的简易

图形符号



表32774LS85的功能表



A3 B3A2 B2A1 B1A0B0IA>B
 IA=BIA<B
YA>BYA=BYA<B

A3>B3××××××100
A3<B3××××××001
A3=B3A2>B2×××××100
A3=B3A2<B2×××××001
A3=B3A2=B2A1>B1××××100
A3=B3A2=B2A1<B1××××001
A3=B3A2=B2A1=B1A0>B0×××100
A3=B3A2=B2A1=B1A0<B0×××001
A3=B3A2=B2A1=B1A0=B0100100
A3=B3A2=B2A1=B1A0=B0001001
A3=B3A2=B2A1=B1A0=B0×1×010
A3=B3A2=B2A1=B1A0=B0000101
A3=B3A2=B2A1=B1A0=B0101000



*3.6利用Multisim分析组合逻辑电路

本节用Multisim 13.0分别分析由小规模集成门电路构成的组合逻辑电路和中规模组合逻辑电路。

3.6.1小规模门电路构成的组合逻辑电路的仿真分析

在Multisim 13.0中构建如图360所示的组合逻辑电路。从元件工具栏的TTL器件库中找出“与非”门74LS00N和“与非”门74LS10N，也可以使用快捷键Ctrl+W，在弹出的对话框中Group栏选择TTL找出相应器件； 逻辑转换仪XLC1从虚拟仪器工具栏中找出。



图360门电路构成的组合逻辑电路


双击逻辑转换仪XLC1的图标打开面板图，如图361所示。单击面板图上的“由电路转换为真值表”按钮，在面板图的真值表区弹出所分析电路的真值表。再单击面板图上的“由真值表转换为最简逻辑函数表达式”按钮，在面板图底部的逻辑函数表达式栏，显示最简逻辑表达式“Y=AC+AB+BC”。



图361组合逻辑电路的分析


分析真值表可知，当A、B、C输入变量取值中1的个数占多数时输出Y为1，否则输出Y为0，电路实现三人多数表决器的功能。

3.6.2中规模组合逻辑电路的仿真分析

1. 二进制译码器74LS138的仿真分析

从Multisim 13.0元件工具栏的TTL器件库中找出74LS138N，连接设置74LS138N的使能端，在虚拟仪器工具栏中调用字信号发生器(Word Generator)XWG1和逻辑分析仪(Logic Analyzer)XLA1，组成译码器的仿真电路，如图362所示。

在图362中单击字信号发生器图标XWG1，得到Word generatorXWG1对话框，在Controls选项组中单击Cycle按钮，在Display选项组中选中Dec(十进制)复选框，在字信号编辑区写0、1、2、3、4、5、6、7。单击Set按钮，弹出Setting(设置)对话框，将Buffer Size的值设置为8。

单击“运行”按钮，双击逻辑分析仪XLA1的图标，显示运行结果如图363所示。

从仿真分析结果中看出，当74LS138N的输入代码分别为000～111时，对应的输出端依次输出低电平。该仿真结果符合二进制译码器74LS138的逻辑功能。

2. 集成BCD码七段显示译码器74LS248仿真分析

在Multisim 13.0中构建集成BCD码七段显示译码器逻辑功能仿真电路，如图364所示。从元件工具栏的TTL器件库中找出显示译码器74LS248N； 从元件工具栏的基本元件库中找出电阻及单刀双掷开关； 从元件工具栏的电源/信号源库中找出电压源及接地端； 从元件工具栏的指示元件库中找出共阴极LED数码显示器； 也可以使用快捷键Ctrl+W调出选用元件对话框，再找出相应的元件。 



图36274LS138测试电路及字函数发生器的设置




图363译码器74LS138电路的仿真波形




图364集成BCD码七段显示译码器74LS248的测试电路


单击仿真开关后，通过键盘上的开关A、B、C、D键改变开关的状态，当输入信号的输入组合为0000～1001时，数码显示器所显示的十进制数字分别是0～9。图中显示的是输入8421BCD码为1000，显示字符为8的情况。可见，电路的测试结果符合显示驱动译码器74LS248的特性。

【提示】74LS248N代码输入变量由高位到低位的排列顺序为D、C、B、A。

*3.7利用VHDL设计组合逻辑电路

本节用VHDL对编码器、译码器和数据选择器进行设计和仿真。

1. 8线3线优先编码器的设计及仿真

设D(7)~D(0)为输入信号，D(7)的优先级最高，D(0)的优先级最低； A(0)~A(2)为输出编码。源代码为

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity encoder is

port( D:in std_logic_vector(0 to 7);

A:out std_logic_vector(0 to 2) );

end ;

architecture xiani of encoder is

begin

process(D)

begin

if (D(7)='1')then A<="111";

elsif (D(6)='1')then A<="110";

elsif (D(5)='1')then A<="101";

elsif (D(4)='1')then A<="100";

elsif (D(3)='1')then A<="011";

elsif (D(2)='1')then A<="010";

elsif (D(1)='1')then A<="001";

elsif (D(0)='1')then A<="000";

else A<="zzz";

end if;

end process;

end;

对源代码进行仿真，仿真结果如图365所示。



图3658线3线编码器的仿真图


2. 3线8线译码器的设计及仿真

设a2、a1、a0为编码输入，STa、STb、STc为控制信号，Y(0)~Y(7)为输出信号。当STa=1且STb=STc=0时，译码器进行译码，否则译码器处于禁止译码状态。源代码为 

library ieee;

use ieee.std_logic_1164.all;

entity decoder3 is

port(a0,a1,a2,STa,STb,STc:in std_logic;

Y:out std_logic_vector (0 to 7));

end decoder3 ;

architecture rtl of decoder3 is

signal indata :STD_logic_vector (2 downto 0);

begin

indata <= a2 & a1 & a0;

process (indata,STa,STb,STc)

begin

if (STa= '1' and STb= '0' and STc= '0') then

case indata is

when "000" => Y <= "01111111";

when "001" => Y <= "10111111";

when "010" => Y <= "11011111";

when "011" => Y <= "11101111";

when "100" => Y <= "11110111";

when "101" => Y <= "11111011";

when "110" => Y <= "11111101";

when "111" => Y <= "11111110";

when others => null;

end case;

else

Y <= "11111111";

end if;

end process;

end rtl;

对源代码进行仿真，仿真结果如图366所示。



图3663线8线译码器的仿真图


3. 4选1数据选择器的设计及仿真

设数据选择器的地址输入为a2、a1，数据输入为d3、d2、d1、d0，s为使能端，高电平有效，y为输出端。源代码为

library ieee;

use ieee.std_logic_1164.all;

entity my4s1 is

port ( d0，d1，d2，d3，s,a1,a2: in std_logic;

y: out std_logic);

end my4s1;

architecture Behavioral of my4s1 is

signal a:std_logic_vector(1 downto 0);

signal y1:std_logic;

begin

process(s,y1)

begin

if(s='1')then

y<=y1;

else

y<='0';

end if;

end process;

a<=a2&a1;

y1<=d0 when a="00" else

d1 when a="01" else

d2 when a="10" else

d3;

end Behavioral;

对源代码进行仿真，仿真结果如图367所示。



图3674选1数据选择器的仿真图



本章小结

本章介绍了组合逻辑电路的特点、分析和设计方法，组合逻辑电路的竞争冒险现象以及数字系统中常用组合逻辑电路的原理及应用。本章主要讲述了如下内容。

(1) 组合逻辑电路任何时刻的输出仅取决于该时刻的各种输入变量的状态组合，而与电路过去的状态无关。在电路结构上只包含门电路，没有存储(记忆)单元。

(2) 分析组合逻辑电路的目的是确定已知电路的逻辑功能，可通过写逻辑表达式、列真值表等手段来完成。对于表达式较简单的电路，可以直接通过表达式得知电路的逻辑功能； 对于表达式较复杂的电路，要借助于真值表来归纳电路的逻辑功能。

(3) 利用小规模集成电路(门电路)设计组合逻辑电路，常以电路简单、所用器件个数以及种类最少为设计原则。设计过程包括逻辑抽象、逻辑化简、逻辑变换、画出逻辑图。逻辑抽象的方法要视逻辑函数中逻辑变量的多少而定，对于具有较少逻辑变量的逻辑函数，采用列真值表来抽象逻辑表达式； 当变量数较多时，可采用列简化真值表的方法抽象逻辑表达式。

(4) 竞争冒险是组合逻辑电路工作状态转换过程中经常会出现的一种现象。如果负载是一些对尖峰脉冲不敏感(例如光电显示器)的器件，就不必考虑冒险问题。

(5) 常用组合逻辑电路有编码器、译码器、加法器、数据选择器和数据分配器、数值比较器等。为使用方便，它们常被做成中规模集成电路组件，利用这些组合逻辑电路可以实现组合逻辑函数。使用中规模集成器件可以大大简化组合逻辑电路的设计。

习题

1. 填空题

(1) 组合电路逻辑功能上的特点是，任意时刻的状态仅取决于该时刻的状态，而与以前时刻的无关。

(2) 组合逻辑电路的功能描述方法主要有、、、 等。

(3) 将文字描述的逻辑命题转换成逻辑表达式的过程称为。

(4) 不考虑来自低位的进位而将两个一位二进制数相加，称为； 不仅考虑两个一位二进制数相加，而且考虑来自低位进位的加法运算称为。

(5) 由于竞争而在输出端可能出现违背稳态下逻辑关系的尖峰脉冲现象叫作。

(6) 消除或减弱组合逻辑电路中的竞争冒险，常用的方法是发现并消掉互补变量，增加，并在输出端并联。

(7) 组合电路由门电路组成，不包含任何，没有能力。

(8) 常见的中规模组合逻辑器件有。

2. 选择题

(1) 组合逻辑电路是由组成的。



A. 触发器B. 门电路C. 二极管D. 场效应管

(2) 16选1路数据选择器的地址输入端有个。

A. 16B. 4C. 32D. 2

(3) 下列逻辑电路中不是组合电路的是。

A. 编码器B. 数据选择器C. 计数器D. 全加器

(4) 用四位数值比较器比较两个四位二进制数时，应先比较位。

A. 最低B. 次低C. 最高D. 次高

(5) 逻辑函数Y=C+AB+，当变量取值为时，将出现冒险现象。

A. B=C=1B. B=C=0C. A=1，C=0D. A=B=0

(6) 16位输入的二进制编码器，其输出端有位。

A. 256B. 128C. 4D. 3

(7) 可以用作数据分配器的是。

A. 编码器B. 译码器C. 数据选择器D. 数值比较器

(8) 将两片8线3线编码器进行级联，可以构成编码器。

A. 8线3线B. 16线4线C. 16线3线D. 8线4线 

3. 分析图368所示的电路，写出逻辑函数表达式，列出真值表，指出电路完成的逻辑功能。

4. 分析图369所示的电路，写出Y1、Y2的逻辑函数表达式，列出真值表，指出电路完成的逻辑功能。




图368题3电路图




图369题4电路图




5. 已知图370所示电路的输入、输出都是8421码，写出输出逻辑函数表达式，列出真值表，指出电路完成的逻辑功能。

6. 已知逻辑电路如图371所示，试分析其逻辑功能。




图370题5电路图




图371题6电路图




7. 用“与非”门设计四变量的多数表决器。当输入变量A、B、C、D有3个或3个以上为1时输出为1，输入为其他状态时输出为0。

8. 某雷达站有3部雷达A、B和C，其中A和B功率消耗相等，C的消耗功率是A的两倍。这些雷达由两台发电机X，Y供电，发电机X的最大输出功率等于雷达A的功率消耗，发电机Y的最大输出功率是雷达A和C的功率消耗总和。要求设计一个组合逻辑电路，能够根据各雷达的启动、关闭信号，以最省电的方式开、停发电机。

9. 设计一个能被2或3整除的逻辑电路，其中被除数A、B、C、D是8421BCD编码。规定能整除时，输出为高电平，否则，输出为低电平。要求用最少的“与非”门实现。(设0能被任何数整除。)

10. 试用卡诺图法判断逻辑函数式

Y(A，B，C，D)=∑m(0，1，4，5，12，13，14，15)


是否存在竞争冒险？若有，则采用增加冗余项的方法消除。

11. 用一个8线3线优先编码器74LS148和一个3线8线译码器74LS138实现3位格雷码到3位二进制码的转换。

12. 图372是由双4选1数据选择器74LS153和门电路组成的组合电路。试分析输出Z与输入X3、X2、X1、X0之间的逻辑关系。

13. 图373所示是用两个4选1数据选择器组成的逻辑电路，试写出输出Z与输入M、N、P、Q之间的逻辑函数式。




图372题12电路图



图373题13电路图




14. 图374所示电路是3线8线译码器74LS138和8选1数据选择器74LS151组成的电路，试分析电路的逻辑功能。




图374题14电路图


15. 图375所示电路中，A3~A0、B3~B0是两个4位二进制数，M是控制信号。分析电路的逻辑功能。


16. 分析图376所示电路，写出输出函数Y的表达式，并指出电路的逻辑功能。





图375题15电路图




图376题16电路图





17. 图377电路中，74LS283是4位二进制加法器，74LS85是4位二进制数比较器，74LS47是显示驱动译码器。加法器的输入A3~A0 、B3~B0为8421码。分析电路，解答下列问题。

（1） 当加法器的输入最大时，求输出S3~S0。

（2） S3~S0为何种取值时，YA=B=1？

（3） 数码管应为共阴极数码管还是共阳极数码管？

（4） 数码管显示的十进制数范围是什么？

（5） 该电路实现何种功能？



图377题17电路图


18. 电路如图378所示，A1B1、A0B0是两位二进制数。

（1） 分别写出P和H关于A0和B0的表达式和真值表，并指出由74LS153构成的电路的逻辑功能;

（2） 分别写出M和N关于A1、B1和P的表达式和真值表，并指出由74LS138构成的电路的逻辑功能;

（3） 指出整个电路的逻辑功能。



图378题18电路图


19. 设计一个8421码到余3码的转换电路。

（1） 写出真值表和表达式； 

（2） 用基本逻辑门实现； 

（3） 用加法器74LS283实现。

20. 分别用下列方法设计全加器和全减器。

（1） 用基本逻辑门； 

（2） 用半加器和门电路； 

（3） 用译码器74LS138，可以附加必要的门电路； 

（4） 用双4选1数据选择器74LS153，可以附加必要的门电路。

21. 设计一个火灾监测报警系统。当温度传感器、烟雾传感器和红外传感器这3个传感器中有两个或两个以上探测出超限信号时，系统才发出火灾报警信号。

（1） 写出真值表和表达式； 

（2） 用与非门实现，要求电路尽量简单； 

（3） 用74LS138译码器实现，可以附加必要的门电路； 

（4） 用8选1数据选择器74LS151实现。

22. 设计一个用4个开关控制一个灯的逻辑电路。当总控制开关S闭合时，改变A、B、C任何一个开关的状态都能控制灯由亮变灭或者由灭变亮。当总控制开关S断开时，灯始终处于熄灭状态。

（1） 写出真值表和表达式； 

（2） 用门电路实现，要求电路尽量简单； 

（3） 用74LS138译码器实现，可以附加必要的门电路； 

（4） 用8选1数据选择器74LS151实现，可以附加必要的门电路。