第3章组合逻辑电路





数字逻辑电路可以分为组合逻辑电路和时序逻辑电路。组合逻辑电路是指电路任意时刻的输出状态只与该时刻的输入状态有关，而与该时刻之前的状态无任何关系，即组合逻辑电路不具有记忆功能，其输出与输入的关系具有即时性。而时序逻辑电路的输出不仅与当前时刻的输入状态有关，而且还与电路之前的状态有关，所以，时序逻辑电路具有记忆功能，后面章节将对其进行讨论。
3.1逻辑门电路符号和外部特性
在数字电路中，逻辑运算的应用十分广泛，不同的逻辑运算在电路中都有自己不同的门电路符号，它们是组成各种数字电路的基本单元。本节将介绍基本逻辑门电路符号、复合逻辑门电路符号以及逻辑门电路的外部特性。
3.1.1基本逻辑门电路符号
基本逻辑门电路指实现简单逻辑关系的电路，如与门、或门及非门。在逻辑电路中，输入和输出一般用高、低电平表示两种不同的状态。逻辑电路电平的高、低可用逻辑“0”和“1”表示，若用逻辑“1”表示高电平，逻辑“0”表示低电平，则称该体制为正逻辑体制； 反之，若用逻辑“0”表示高电平，逻辑“1”表示低电平，则称为负逻辑体制。对于同一个电路，既可用正逻辑表示，也可用负逻辑表示。如“与”逻辑的功能表,见表31(a)，H表示高电平，L表示低电平，分别进行正、负逻辑赋值，得到表31(b)和表31(c)，观察发现，正逻辑下的与门，在负逻辑下却实现或逻辑运算。


表31(a)“与”逻辑的功能表



A
B
Y
A
B
Y
L
L
L
H
L
L
L
H
L
H
H
H


表31(b)正逻辑下“与”逻辑的真值表



A
B
Y
A
B
Y
0
0
0
1
0
0
0
1
0
1
1
1


表31(c)负逻辑下“与”逻辑的真值表



A
B
Y
A
B
Y
1
1
1
0
1
1
1
0
1
0
0
0
同理可知，正逻辑的或门在负逻辑中实现与运算； 正逻辑的非门在负逻辑中仍然实现非运算。以后章节若无特别说明，均采用正逻辑体制。
1. 与逻辑门电路符号
与门。将实现“与”逻辑关系的电路称为与门电路。二输入端的“与”门对应的国际符号如图31所示。
2. 或逻辑门电路符号
或门。将实现“或”逻辑关系的电路称为或门电路。二输入端的“或”门对应的国际符号如图32所示。
3. 非逻辑门电路符号
非门。将实现“非”逻辑关系的电路称为非门电路，也称为反相器。“非”门对应的国际符号如图33所示。


图31二输入端的“与”
门对应的国际符号




图32二输入端的“或”
门对应的国际符号




图33“非”门对应的

国际符号



3.1.2复合逻辑门电路符号
由3种基本逻辑运算可以组合成多种复合逻辑运算。“与非”“或非”“与或非”“异或”“同或”这几种复合逻辑门电路的国际符号如图34所示。


图34复合逻辑门电路的国际符号


注意： 本书给出的门电路符号均为中国国标符号，除此符号外，每种逻辑门电路还有自己的惯用符号和美国国标符号。
逻辑门电路是实现基本逻辑运算和常用逻辑运算的数字电路。表32给出了3种基本逻辑门和常用逻辑门电路的两种国标符号和惯用符号，更多的逻辑门电路符号请参考附录A。


表32逻辑门电路符号



名称
中国国标符号
惯用符号和美国国标符号
逻辑运算
与门




F=AB
或门




F=A+B
非门


F=

与非门


F=AB

或非门


F=A+B

异或门


F=B+A=AB

同或门


F=+AB=A⊙B

与或非门

F=AB+CD
需要特别说明的是，逻辑门电路符号不能主观臆造。表32给出的符号都有具体的逻辑电路器件存在，在市场上是可以买到的。
3.1.3逻辑门电路的外部特性

以TTL与非门为例，逻辑门电路的外部特性主要表现在以下几个主要参数。
(1) 输出高电平UOH： TTL与非门的一个或几个输入为低电平时的输出电平。产品规范值UOH≥2.4V，标准高电平USH＝2.4V。
(2) 高电平输出电流IOH： 输出为高电平时，提供给外接负载的最大输出电流，超过此值会使输出高电平下降。IOH表示电路的拉电流负载能力。
(3) 输出低电平UOL： TTL与非门的输入全为高电平时的输出电平。产品规范值UOL≤0.4V，标准低电平USL＝0.4V。
(4) 低电平输出电流IOL： 输出为低电平时，外接负载的最大输出电流，超过此值会使输出低电平上升。IOL表示电路的灌电流负载能力。
(5) 扇入系数NI： 指一个门电路允许的输入端的最大数目。一般为2~5，最多不超过8个。
(6) 扇出系数NO： 指一个门电路的输出能带同类门的最大数目，它反映了门电路的带负载能力。一般TTL门电路的NO≥8，功率驱动门的NO可达25。
(7) 最大工作频率fmax： 若超过此频率，电路就不能正常工作。
(8) 输入开门电平UON： 是在额定负载下使与非门的输出电平达到标准低电平USL的输入电平。它表示使与非门开通的最小输入电平。一般TTL门电路的UON≈1.8V。
(9) 输入关门电平UOFF： 使与非门的输出电平达到标准高电平USH的输入电平。它表示使与非门关断所需的最大输入电平。一般TTL门电路的UOFF≈0.8V。
(10) 高电平输入电流IIH： 输入为高电平时的输入电流，即当前级输出为高电平时，本级输入电路造成的前级拉电流。
(11) 低电平输入电流IIL： 输入为低电平时的输出电流，即当前级输出为低电平时，本级输入电路造成的前级灌电流。
(12) 平均传输时间tpd： 信号通过与非门时所需的平均延迟时间。在工作频率较高的数字电路中，信号经过多级传输后造成的时间延迟会影响电路的逻辑功能。
(13) 空载功耗： 与非门空载时电源总电流ICC与电源电压VCC的乘积。
3.2组合逻辑电路的分析

组合逻辑电路可以有一个或多个输入端，也可以有一个或多个输出端。图35给出了组合逻辑电路的示意框图。

由此可看出，数字信号在电路中是从输入端到输出端的单向传递，函数表达式的形式如下。



图35组合逻辑电路的示意框图



Y1=f1(x1,x2,…,xn)

Y2=f2(x1,x2,…,xn)



Ym=fm(x1,x2,…,xn)

对组合逻辑电路的研究，主要从分析、设计及运用3个方面进行。
(1) 给出具体的组合逻辑电路，对其进行分析并确定其逻辑功能。
(2) 依据给出的具体需求，设计出相关的组合逻辑电路，完成所需功能。
(3) 掌握常用中小规模器件的逻辑功能，并能灵活运用于工程实践中。
组合逻辑电路的分析，是指已知某一组合逻辑电路图，通过列出其对应的逻辑表达式、真值表，分析出该电路完成的功能。
3.2.1组合逻辑电路的分析步骤
给定一个组合逻辑电路图时，具体的分析步骤如下。
(1) 根据逻辑电路图，从输入端到输出端逐级写出逻辑表达式。
(2) 利用公式法或卡诺图法，对所得逻辑表达式进行化简，得到最简逻辑表达式。
(3) 根据得到的最简表达式列出真值表。
(4) 依据真值表或最简表达式，对逻辑电路进行分析，确定其逻辑功能，并进行文字描述或进行电路改进。
3.2.2组合逻辑电路的分析实例
下面通过几个实例，给出对组合逻辑电路具体的分析过程。
【例31】试分析图36所示的组合逻辑电路图，给出逻辑功能。


图36例31逻辑电路图


解： 由逻辑电路图逐级写出逻辑表达式： 

Y1=A·B

Y2=A·C

Y3=B·C

Y=Y1+Y2+Y3

将Y1、Y2、Y3的表达式代入Y的表达式中，可得Y=AB+AC+BC。
由于以上表达式已经是最简表达式，所以可直接列出对应的真值表，见表33。


表33例31真值表



输入
输出
输入
输出
A
B
C
Y
A
B
C
Y
0
0
0
0
1
0
0
0
0
0
1
0
1
0
1
1
0
1
0
0
1
1
0
1
0
1
1
1
1
1
1
1

由表33可看出，只有当3个输入变量中的两个或3个取值为1时，输出值才为1，其他情况输出均为0。所以，该电路是一个多数表决电路，即用来判断输入变量中是否有多数变量为1。


图37例32逻辑电路图


【例32】试分析图37所示的组合逻辑电路图，并给出逻辑功能。
解： 由电路图逐级写出逻辑表达式，并将Y1和Y2的表达式代入Y的表达式中，可得： 

Y1=AB=AB+

Y2=CD=CD+

Y=Y1Y2=Y1Y2+Y1Y2





Y=Y1Y2+Y1Y2

=(AB+)(CD+)+(A+B)(C+D)

=ABCD+AB+CD++

AC+AD+BC+BD

列出相应真值表，见表34。


表34例32真值表



输入
输出
输入
输出
A
B
C
D
Y
A
B
C
D
Y
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
1
0
0
1
1
0
0
1
0
0
1
0
1
0
1
0
0
1
1
1
1
0
1
1
0
0
1
0
0
0
1
1
0
0
1
0
1
0
1
1
1
1
0
1
0
0
1
1
0
1
1
1
1
0
0
0
1
1
1
0
1
1
1
1
1
仔细观察表34，分析可发现，当输入变量中有奇数个“1”时，电路的输出为“0”； 反之，当输入为全“0”和有偶数个“1”时，电路的输出为“1”，所以该电路是一个奇偶校验器。


图38例33逻辑电路图

以上两个例子的逻辑电路都只有一个输出变量，所以为单输出组合逻辑电路，反之，若组合逻辑电路有多个输出量，则称为多输出组合逻辑电路。下面给出一个多输出组合逻辑电路的例子。
【例33】试分析图38所示的两输出电路的逻辑功能。

解： 由逻辑电路图分别写出两个输出的逻辑表达式，并进行化简。
C=Y1=AB=AB

S=Y2·Y3=Y1A·Y1B=
AB·A·AB·B=
A·B=
A+B=AB


列出真值表，见表35。


表35例33真值表



输入
输出
A
B
C
S
0
0
0
0
0
1
0
1
1
0
0
1
1
1
1
0

分析以上真值表可以看出，若A、B为两个二进制的加数，则S为这两个数的和，C为两数相加向高位的进位，所以该电路可作为运算器中的基本单元电路——半加器。后面章节将对加法器进行详细介绍。
3.3组合逻辑电路的设计
3.3.1组合逻辑电路的设计步骤

组合逻辑电路的设计过程与分析过程互逆，是根据所给逻辑问题设计出相关的逻辑电路，以满足逻辑功能要求的过程。一般来说，组合逻辑电路的设计按照以下步骤进行。
(1) 分析逻辑问题，抽象出逻辑输入变量和输出变量。
(2) 依据逻辑要求列出真值表。
(3) 根据真值表列出逻辑函数表达式。
(4) 对表达式进行化简或变形，使之与给定器件匹配。
(5) 根据逻辑表达式做出逻辑电路图。
3.3.2组合逻辑电路的设计实例
下面通过两个实例分别给出单输出组合逻辑电路和多输出组合逻辑电路的设计过程。
【例34】试设计一个裁判表决器。假设在某舞蹈考试的考场有3位考官，其中一位是主考官，二位是副考官。当考生完成表演后，由考官按下自己面前的按钮决定该考生是否通过考试。若有两位或两位以上考官通过(其中一位必须是主考官)，则表明考生通过考试。试用与非门实现电路，完成该表决器。
解： (1) 抽象输入变量与输出变量。
根据逻辑问题，有3位考官进行评分，所以设定3个输入变量A、B、C分别代表这3位考官，其中A表示主考官，B和C表示副考官，取值为“1”时表示考官认为合格，取值为“0”时表示考官认为不合格； 每位考生的考试结果只有两种结果，所以用1个输出变量Y表示，取值为“1”时表示考试通过，取值为“0”时表示考试不通过。
(2) 由给出的条件列出真值表，见表36。


表36例34真值表



输入
输出
输入
输出

A
B
C
Y
A
B
C
Y
0
0
0
0
1
0
0
0
0
0
1
0
1
0
1
1
0
1
0
0
1
1
0
1
0
1
1
0
1
1
1
1


(3) 由以上真值表写出逻辑函数表达式，并转换为最简与非表达式： 

Y=AC+AB+ABC=（AC+ABC）+（AB+ABC）

=AC+AB=AC+AB=AC·AB
(4) 画出逻辑电路图，如图39所示。


【例35】现有两个水泵L和S往某个深井内加水，其中水泵L的功率大于水泵S的功率，示意图如图310所示。当水位低于A点时，需要两个水泵一起工作进行抽水； 当水位位于A点和B点之间时，只要水泵L工作即可； 当水位位于B点和C点之间时，只需要水泵S工作； 若水位位于C点或C以上时，水泵不需要工作。试用与非门设计一个控制电路控制这两个水泵的工作(输入仅提供原变量)。


图39例34逻辑电路图




图310例35示意图



解： 设输入逻辑变量为A、B、C，输出变量为L、S，当水高于某一水位时，取值为“1”，否则为“0”； 水泵工作时，取值为“1”，否则为“0”。两个水泵工作时的逻辑取值如下。
当水位低于A点时，有A=0，B=0，C=0时，L=1，S=1； 
当水位位于A点和B点之间时，有A=1，B=0，C=0时，L=1，S=0； 
当水位位于B点和C点之间时，有A=1，B=1，C=0时，L=0，S=1； 
若水位位于C点或C以上时，有A=1，B=1，C=1时，L=0，S=0。
除了以上情况外，其他情况均不会出现，可视为随意项。列出真值表，见表37。


表37例35真值表



输入
输出
输入
输出
A
B
C
L
S
A
B
C
L
S
0
0
0
1
1
1
0
0
1
0
0
0
1
×
×
1
0
1
×
×
0
1
0
×
×
1
1
0
0
1
0
1
1
×
×
1
1
1
0
0

利用卡诺图(图311)进行化简，可得： 


L=


S=+B





图311例35卡诺图



画出逻辑电路图，如图312所示。
若要求用与非门实现，则逻辑表达式变为
L==B·1

S=+B=+B=
A·B=A·BC·1

根据逻辑函数表达式，画出相应逻辑电路图，如图313所示。


图312例35逻辑电路图




图313例35用与非门构造的逻辑电路图



3.4中规模通用集成电路的逻辑设计
为了使用方便，可以将常用组合逻辑电路的设计标准化，制造成各类中、小规模的集成电路芯片，具有通用性强、扩展性好、兼容性好、功耗小、可靠性强、输入负载小等优点。采用中小规模集成电路构造数字系统，可以使数字系统的装配密度增大、结构简化、体积缩小、重量减轻、功耗降低、可靠性提高、设计实现和维护较容易，而且使用方便。本节将介绍几种常用的中规模通用集成电路。
3.4.1加法器
所谓加法器，是指能够实现加法运算的电路。在计算机及其他数字系统中采用的是二进制的表示方法，不管是加、减运算，还是乘、除运算，均要转换为二进制的加法运算。所以，加法器是算术逻辑运算单元的基本逻辑电路。
1. 半加器
两个1位二进制数相加时，只考虑本位的相加，不考虑低位来的进位，这种相加被称为半加。能够实现半加功能的逻辑电路称为半加器。第3.2节中的例33给的是一个实现半加器的逻辑电路图，对图38进行改进，可得到用异或门以及与门构造的半加器。逻辑函数表达式如下： 

C=AB


S=AB
图314给出了改进后半加器的逻辑电路图(a)和逻辑符号(b)。


图314半加器的逻辑电路图与逻辑符号


2. 全加器
两个1位的二进制数相加时，除了考虑本位的相加外，还要考虑低位来的进位，这种相加被称为全加。能够实现全加功能的逻辑电路称


图315全加器的逻辑符号


为全加器。全加器的逻辑符号如图315所示，真值表见表38，其中，Cn-1代表低位来的进位，An和Bn代表本位的两个加数，Sn代表本位和，Cn代表向高位的进位。


表38全加器真值表



输入
输出
输入
输出
An
Bn
Cn-1
Cn
Sn
An
Bn
Cn-1
Cn
Sn
0
0
0
0
0
1
0
0
0
1
0
0
1
0
1
1
0
1
1
0
0
1
0
0
1
1
1
0
1
0
0
1
1
1
0
1
1
1
1
1

由真值表写出全加器本位和与进位信号的表达式，并进行变形可得： 

Cn=AnBnCn-1+AnBnCn-1+AnBnCn-1+AnBnCn-1

=(AnBnCn-1+AnBnCn-1)+(AnBnCn-1+AnBnCn-1)

=(AnBn+AnBn)Cn-1+AnBn(Cn-1+Cn-1)

=(AnBn)Cn-1+AnBn


Sn=AnBnCn-1+AnBnCn-1+AnBnCn-1+AnBnCn-1

=(AnBnCn-1+AnBnCn-1)+(AnBnCn-1+AnBnCn-1)

=(AnBn+AnBn)Cn-1+(AnBn+AnBn)Cn-1

=(AnBn)Cn-1+(AnBn)Cn-1

=AnBnCn-1
根据逻辑表达式画出逻辑电路图，如图316所示。


图316全加器逻辑电路图


仔细观察图316可发现，全加器可由两个半加器和一个或门构成，如图317所示。


图317半加器构成全加器



3. n位加法器
若要实现n位二进制数的加法运算，可以采用串行结构或是并行结构。下面以两个4位二进制数A3A2A1A0和B3B2B1B0相加为例，给出这两种不同的结构。
1) 串行进位加法器
4位串行进位加法器原理图如图318所示，由4个全加器级联构成，低位全加器的进位输出与相邻的高位全加器的进位输入相连，各全加器的进位按照由低位向高位逐级串行传递，并形成一个进位链。


图3184位串行进位加法器原理图


串行进位加法器具有电路简单的特点。又由于每一位相加的和都与本位进位输入有关，最高位只有在其他各低位全部相加并产生进位信号之后，才能产生最后的运算结果，所以运算速度较慢，而且位数越多，运算速度越低。
2) 超前进位加法器
超前进位加法器不必逐级传递进位信号，解决了串行进位加法器速度慢的问题。由于超前进位加法器可以根据输入信号同时形成各位向高位的进位，所以又被称为先行进位加法器、并行进位加法器。
4位二进制数A3A2A1A0和B3B2B1B0相加，令Pi=AiBi,Gi=AiBi，则第i位的进位信号为Ci=(AiBi)Ci-1+AiBi=PiCi-1+Gi，各位相加产生的进位表达式如下。

C0=P0C-1+G0

C1=P1C0+G1=P1(P0C-1+G0)+G1=P1P0G-1+P1G0+G1

C2=P2C1+G2=P2(P1P0C-1+P1G0+G1)+G2

=P2P1P0C-1+P2P1G0+P2G1+G2

C3=P3C2+G3=P3(P2P1P0C-1+P2P1G0+P2G1+G2)+G3

=P3P2P1P0C-1+P3P2P1G0+P3P2G1+P3G2+G3
式中,Pi被称为进位传递函数，Gi为进位产生函数。由以上式子可以看出，各全加器的进位信号只与最低位的进位信号有关，所以,在输入两个加数及C-1之后，可同时并行产生C0~C3，而不必像串行进位加法器需逐级传递进位信号。由基本门电路构成的超前进位加法器如图319所示。
中规模集成电路74LS283是4位超前进位全加器，其芯片引脚图如图320所示。图中，VCC接电源，GND接地，A3~A0与B3~B0分别输入参加运算的4位二进制数，C3与S3~S0输出最后的运算结果。若要完成更多位数的运算，可以将芯片级联扩展。
【例36】试用74LS283芯片实现2个8位数的相加运算。
解： 由于每片74LS283可实现4位二进制的运算，8位数的运算可用2片74LS283实现。将两个8位数的低4位送入低位芯片相加，高4位送入高位芯片相加，并将低位芯片的C-1接地，进位信号C3接入高位芯片的C-1。进行运算后，由高位芯片的C3和两片芯片的S端输出结果。构造的电路图如图321所示。



图319由基本门电路构成的超前进位加法器




图32074LS283芯片引脚图




图321例36电路图


3.4.2数值比较器
数值比较器是指用来比较两个二进制数大小的逻辑电路，其输入变量是两个n位二进制数
An-1An-2…A1A0和Bn-1Bn-2…B1B0，
输出变量有Y(A>B)、Y(A=B)、Y(A<B)3个，任何时刻有且仅有一个输出变量有效。
1. 一位数值比较器
一位数值比较器的逻辑符号如图322所示。设A>B时，有Y(A>B)＝1； A=B时，有Y(A=B)=1； A<B时，有Y(A<B)=1，列出真值表，见表39。


图322一位数值比较器的逻辑符号




表39一位数值比较器的真值表



输入
输出
输入
输出
A
B
Y(A<B)
Y(A=B)
Y(A>B)
A
B
Y(A<B)
Y(A=B)
Y(A>B)
0
0
0
1
0
1
0
0
0
1
0
1
1
0
0
1
1
0
1
0

由表39可写出逻辑函数表达式： 


Y(A<B)=B

Y(A=B)=+AB=B+A

Y(A>B)=A
画出的逻辑电路图如图323所示。
2. 四位数值比较器
两个n位二进制数An-1An-2…A1A0和Bn-1Bn-2…B1B0进行比较时，必须从高位开始比较。若在最高位有
An-1>Bn-1，则肯定有A>B； 若有An-1<Bn-1，则肯定有A<B； 若有An-1=Bn-1，则需要比较次高位，以此类推，可得出比较结果。
74LS85是常用的4位数值比较器，其引脚图如图324所示，功能表见表310。


图323一位数值比较器逻辑电路图




图32474LS85引脚图




表31074LS85功能表



比 较 输 入
级 联 输 入
输出

A3B3A2B2A1B1A0B0
A′>B′A′<B′A′=B′
Y(A>B)Y(A<B)Y(A=B)

A3>B3

A3<B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3
×

×

A2>B2

A2<B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2
×

×

×

×

A1>B1

A1<B1

A1=B1

A1=B1

A1=B1

A1=B1

A1=B1
×

×

×

×

×

×

A0>B0

A0<B0

A0=B0

A0=B0

A0=B0
×××

×××

×××

×××

×××

×××

×××

×××

100

010

001
100

010

100

010

100

010

100

010

100

010

001

74LS85除了有两个4位数输入端，还有3个可用来扩展的级联输入端A′>B′、A′<B′和A′=B′。由表310可以看出，数值比较器按照“从高位到低位，高位相等时比较低位”的原则工作。所以，当两个数各位均相等时，输出状态取决于级联输入的状态； 若没有更低位参加运算时，级联输入端(A′>B′)和(A′<B′)接“0”、(A′=B′)接“1”，才能产生两数相等的结果。读者可依据功能表列出逻辑表达式，用基本门做出逻辑电路图。
由74LS85可采用串联扩展或并联扩展的方法实现更多位数的数值比较器。图325(a)给出了用串联扩展方法构造的12位数值比较器，图325(b)给出了用并联扩展方法构造的16位数值比较器。


图32574LS85构造多位数数值比较器


在图325(a)中，芯片(1)送入的是A和B两个数的最低4位，所以其级联输入端(A′>B′)和(A′<B′)接“0”、(A′=B′)接“1”。对于12位数的比较，若最高4位相等，则由中间4位的比较结果确定，所以芯片(2)的比较结果应该作为芯片(3)的条件，即芯片(2)的输出端分别接到芯片(3)的级联输入端。同理，若最高8位相等，则由最低4位的比较结果确定，所以芯片(1)的输出端应分别接到芯片(2)的级联输入端。
在图325(b)中，将每4位作为一组进行比较，然后将比较结果再进行一次比较，最终得出结果。请读者自行分析其工作过程。
3.4.3编码器和译码器
在日常生活中，常会遇到编码问题，如给每位学生编一固定的学号等。一般来说，用数字、文字或符号表示某一特定对象的过程称为编码，具有编码功能的逻辑电路被称为编码器，即将有特定意义的输入信息编成相应的若干位二进制代码输出的组合逻辑电路。
1. 编码器
1) 二进制编码器
在数字系统中，采用二进制进行编码，要表示的信息越多，所需的二进制位数也越多。1位二进制代码有2(21)种状态


图3268线3线编码器示意框图


，2位二进制代码有4(22)种状态，以此类推，n位二进制代码有2n种状态。所谓二进制编码器，即用n位二进制代码对2n个信号进行编码的电路。现在以8线3线编码器为例说明其工作原理。
如图326所示，8线3线编码器用3位二进制数分别代表8个信号，8个输入信号低电平有效，3个输出信号高电平有效。任何一个时刻有且只能有一个输入信号有效，真值表见表311。注意，框图中的小圆圈代表低电平有效，而不是“非”运算。


表3118线3线编码器真值表



输入
输出

I0I1I2I3
I4I5I6
I7
Y2Y1Y0

0
1
1
1
1
1
1
1
0
0
0
1
0
1
1
1
1
1
1
0
0
1
1
1
0
1
1
1
1
1
0
1
0
1
1
1
0
1
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
0
0
1
1
1
1
1
0
1
1
1
0
1
1
1
1
1
1
1
0
1
1
1
0
1
1
1
1
1
1
1
0
1
1
1

由表311可写出逻辑函数表达式： 


Y2=I4I5I6I7=I4+I5+I6+I7

Y1=I2I3I6I7=I2+I3+I6+I7

Y0=I1I3I5I7=I1+I3+I5+I7
根据表达式画出逻辑电路图。图327分别给出了由与非门以及或门构造的8线3线编码器。注意： 用或门实现编码器时，输入量为高电平有效。


图3278线3线编码器逻辑电路图


2) 优先编码器
若8线3线编码器在任何时刻有两个或两个以上有效信号同时输入，则输出就会发生混乱，优先编码器的提出解决了这一问题。
当多个有效信号同时输入时，优先编码器按照输入信号排定的优先顺序，只对其中优先级别最高的信号进行编码，所以，优先编码器具有单方面排斥的特性，即优先级别高的信号排斥优先级别低的信号。常用的集成器件有8线3线优先编码器74LS148、10线4线8421BCD优先编码器74LS147等。下面以74LS148为例，给出其工作原理。74LS148芯片引脚图及示意图如图328所示。74LS148真值表见表312。


图32874LS148芯片引脚图及示意图



表31274LS148真值表



输入
输出
ST
I0
I1
I2
I3
I4
I5
I6
I7

Y2
Y1
Y0
YEX
YS

1
×
×
×
×
×
×
×
×
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
×
×
×
×
×
×
×
0
0
0
0
0
1
0
×
×
×
×
×
×
0
1
0
0
1
0
1

续表


输入
输出
ST
I0
I1
I2
I3
I4
I5
I6
I7

Y2
Y1
Y0
YEX
YS

0
×
×
×
×
×
0
1
1
0
1
0
0
1
0
×
×
×
×
0
1
1
1
0
1
1
0
1
0
×
×
×
0
1
1
1
1
1
0
0
0
1
0
×
×
0
1
1
1
1
1
1
0
1
0
1
0
×
0
1
1
1
1
1
1
1
1
0
0
1
0
0
1
1
1
1
1
1
1
1
1
1
0
1

74LS148的输入信号和输出编码均为低电平有效，I7的优先级别最高，I6次之，以此类推，I0最低。例如，当I7为0时，不论其他输入是否有效，输出均为“000”； 当I5为“0”时，只有当I6和I7为无效电平“1”时，才输出“101”； 同理，对于I0来说，只有其他输入信号均为无效信号“1”时，才能输出“111”。
为了便于扩展电路，芯片还增加了使能输入端ST及优先扩展端YEX、YS。使能输入端ST低电平有效，当ST=1时，电路处于禁止状态，禁止编码，输出全部为“1”； 当ST=0时，电路处于正常工作状态，允许编码。电路处于工作状态下，当8个输入信号均无效时，有YS=0，所以使能输出端YS=0表示“电路正常工作，但是无有效信号输入”，通常接至低位芯片的ST端，YS与ST配合可以实现多级编码器之间的优先级别的控制。当至少有1个输入信号时，有YEX=0，因而扩展输出端YEX是控制标志，YEX=0表示“电路工作，且有有效信号输入”。
【例37】试用74LS148构造16线4线优先编码器。
解： 每片74LS148可对8个信号进行编码，要对16个信号编码，需要两片芯片。16线4线优先编码器电路图如图329所示。


图32916线4线优先编码器电路图


16个输入信号均为低电平有效，其中I15优先级最高，I14次之，以此类推，I0优先级最低。4位输出为反码输出。若低位芯片有输入，高位芯片无输入时，如输入有效信号为I7，则有高位芯片的YS=0，YEX=1，低位芯片的ST=0，所以，低位芯片工作，高位芯片无有效信号输入，输出
YEXY2Y1 
Y0=1000(反码)，即0111(原码)。反之，若高位芯片有输入，低位芯片无输入时，如输入有效信号为I15，则有高位芯片的YS=1，YEX=0，低位芯片的ST=1，所以低位芯片禁止，高位芯片工作，输出
YEXY2Y1Y0=0000(反码)，即1111(原码)。
3) 二十进制编码器
二十进制编码器是将十进制数的10个数码0~9或其他10个信息转换为8421BCD码的逻辑电路，也称为8421BCD编码器。该编码器有10个输入端和4个输出端，即10线4线编码器。表313给出了二十进制编码器的真值表。


表313二十进制编码器的真值表




输入
输出

十进制数(I)
Y3
Y2
Y1
Y0
0 (I0)
0
0
0
0
1 (I1)
0
0
0
1
2 (I2)
0
0
1
0
3 (I3)
0
0
1
1
4 (I4)
0
1
0
0
5 (I5)
0
1
0
1
6 (I6)
0
1
1
0
7 (I7)
0
1
1
1
8 (I8)
1
0
0
0
9 (I9)
1
0
0
1

由表313列出逻辑函数表达式，并画出逻辑电路图，如图330所示。


Y3=I8+I9=I8I9

Y2=I4+I5+I6+I7=I4I5I6I7

Y1=I2+I3+I6+I7=I2I3I6I7

Y0=I1+I3+I5+I7+I9=I1I3I5I7I9




图330二十进制编码器逻辑电路图


2. 译码器


图331二进制译码器方框图

译码是编码的逆过程，是将具有特定含义的一组代码“翻译”出来的过程，即把一种代码转换为另一种代码。能完成译码功能的电路称为译码器。译码器的种类有很多，但其工作原理和分析设计方法大同小异。下面介绍广泛应用的３种译码器——二进制译码器、二十进制译码器和显示译码器。
1) 二进制译码器
如图331所示的二进制译码器方框图，输入端为n个，输出端为2n个，n位代码的每种取值对应一个输出变量，且2n个输出中只有一个为1(或为0)，其余全为0(或为1)。由于二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。例如，3位二进制译码器有3个输入端，8个输出端，故称为3线8线译码器，其真值表见表314。



表3143线8线译码器真值表



输入
输出

A2
A1
A0
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
0
0
0
1
1
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
1
0
0
1
0
0
0
0
0
1
1
0
0
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0

由表34列出逻辑表达式，画出逻辑电路图，如图332所示。


Y0=A2
A1
A0
Y1=A2
A1
A0

Y2=A2
A1
A0
Y3=A2
A1
A0

Y4=A2
A1
A0
Y5=A2
A1
A0

Y6=A2
A1
A0
Y7=A2
A1
A0

由上式可以看出，译码器的逻辑表达式均为输入信号的“与”运算，所以其逻辑图是由与门构成的阵列。3线8线译码器的逻辑电路图如图332所示，若将电路中的与门用与非门替换，则可得到低电平有效的3线8线译码器。常用的中规模器件有74LS138。图333给出了74LS138的逻辑符号，表315给出了其功能表。


图3323线8线译码器的逻辑电路图




图33374LS138的逻辑符号 



表31574LS138功能表



输入
输出

STA
STB+
STC
A2
A1
A0
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0

0
×

×
×
×
1
1
1
1
1
1
1
1
1
1

×
×
×
1
1
1
1
1
1
1
1
1
0

0
0
0
1
1
1
1
1
1
1
0
1
0

0
0
1
1
1
1
1
1
1
0
1
1
0

0
1
0
1
1
1
1
1
0
1
1
1

0
0
1
1
1
1
1
1
0
1
1
1
1

0
1
0
0
1
1
1
0
1
1
1
1
1

0
1
0
1
1
1
0
1
1
1
1
1
1

0
1
1
0
1
0
1
1
1
1
1
1
1

0
1
1
1
0
1
1
1
1
1
1
1

由表315可看到，74LS138除了3个编码输入端外，还有3个可用来扩展或级联芯片的片选控制端STA、STB和STC。只有当STA=1、STB=0和STC=0时，译码器才处于译码状态，输出端输出有效的低电平； 否则，译码器禁止，所有的输出端都被封锁在高电平。
【例38】试用74LS138构造4线16线译码器。
解： 4线16线译码器的输出表达式为


Y0=A3A2A1A0
Y1=A3A2A1A0
Y2=A3A2A1A0
Y3=A3A2A1A0


Y4=A3A2A1A0
Y5=A3A2A1A0
Y6=A3A2A1A0
Y7=A3A2A1A0


Y8=A3A2A1A0
Y9=A3A2A1A0
Y10=A3A2A1A0
Y11=A3A2A1A0

Y12=A3A2A1A0
Y13=A3A2A1A0
Y14=A3A2A1A0
Y15=A3A2A1A0
该译码器需要4个代码输入端，而74LS138只有A2、A1和A0共3个，所以需要将74LS138的一个扩展端作为A3。如图334所示，将低位芯片的STB作为A3的输入端，并令STA=1，STC=0。将高位芯片的STA作为A3的输入端，并将其STB和STC作为使能端，当STB=0、STC=0时,电路处于译码状态。


图334例38 4线16线译码器电路图


当输入编码为“0000~0111”时，有A3=0，所以低位芯片的STA=1，STB=STC=0，而高位芯片的STA=0，因此低位芯片工作，高位芯片禁止，译出的是低8个输出信号的其中一个。反之，当输入编码是“1000~1111”时，有A3=1，所以高位芯片的STA=1，STB=STC=0，而低位芯片的STB=1，因此高位芯片工作，低位芯片禁止，译出的是高8个输出信号的其中一个。
2) 二十进制译码器
二十进制译码器是把二十进制代码“翻译”成10个十进制数字信号的电路，其输入为十进制数的4位二进制编码(即BCD码)，分别用A3、A2、A1、A0表示； 输出的是与10个十进制数字对应的10个信号，用Y9~Y0表示。由于二十进制译码器有4根输入线、10根输出线，所以又称为4线10线译码器，其工作原理与3线8线译码器类似，不同的是，4位编码组成的16种状态中，“1010~1111”没有对应的输出端，所以这6组编码被称为伪码。当伪码输入时，10个输出端均处于无效状态，所以该译码器具有拒绝伪码的功能。常用的器件有74LS42，其真值表见表316，低电平输出有效。74LS42芯片引脚图及示意图如图335所示。


表31674LS42真值表




序号

输入
输出

A3
A2
A1
A0
Y9
Y8
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0

0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
1
0
0
0
1
1
1
1
1
1
1
1
1
0
1
2
0
0
1
0
1
1
1
1
1
1
1
0
1
1
3
0
0
1
1
1
1
1
1
1
1
0
1
1
1
4
0
1
0
0
1
1
1
1
1
0
1
1
1
1
5
0
1
0
1
1
1
1
1
0
1
1
1
1
1
6
0
1
1
0
1
1
1
0
1
1
1
1
1
1
7
0
1
1
1
1
1
0
1
1
1
1
1
1
1
8
1
0
0
0
1
0
1
1
1
1
1
1
1
1
9
1
0
0
1
0
1
1
1
1
1
1
1
1
1


伪码

1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1



图33574LS42芯片引脚图及示意图


3) 显示译码器
在数字系统或装置中，若要将数字量直观地显示出来，必须使用数码显示电路。数码显示电路由数码显示器和显示译码器电路构成。
（1） 数码显示器。
数码显示器即数码管，是用来显示数字、文字或符号的器件，一般有3种显示方式——字形重叠式、点矩阵式和分段式。目前，应用最普遍的是七段分段式显示，如测试仪的显示屏幕，如图336所示。


图336显示实例


七段显示器示意图如图337(a)所示，a~g这7个发光段(h为小数点)可组成不同的数字或符号。数码管有共阴极(图337(b))和共阳极(图337(c))两种，共阴极的数码显示器，公共阴极接地，某段的输入信号为高电平时，对应发光二极管被点亮； 共阳极的数码显示器，公共阳极接高电平，某段的输入信号为低电平时，对应发光二极管被点亮。常用共阴极数码管TS547显示字形见表317。


图337七段显示器示意图及构造



表317常用共阴极数码管TS547显示字形




输 入 信 号
a
b
c
d
e
f
g
显 示 字 形


1
1
1
1
1
1
0


0
1
1
0
0
0
0


1
1
0
1
1
0
1


1
1
1
1
0
0
1


0
1
1
0
0
1
1

1
0
1
1
0
1
1

0
0
1
1
1
1
1

1
1
1
0
0
0
0

1
1
1
1
1
1
1

1
1
1
0
0
1
1


(2) 显示译码器。
数码显示器需要与显示译码/驱动器配合，才能实现其显示功能。能够驱动各种显示器件，将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路为显示译码器。七段显示译码器的输入为4位8421BCD码，输出为a~g 7个信号，这7个信号分别驱动七段显示器的7个发光段，所以也称为4线7段译码器。常用的器件有74LS48，其芯片引脚图如图338所示，功能表见表318。


图33874LS48芯片引脚图



表31874LS48功能表



功能或
十进制数
输入输出

LTRBIA3A2A1A0
BI/RBOabcdefg


LT (试灯)

RBI  (动态灭零)
BI/RBO (灭灯)
0×
10

××
××××

0000

××××
1

0

0(输入)
1111111

0000000

0000000

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15
11

1×

1×

1×

1×

1×

1×

1×

1×

1×

1×

1×

1×

1×

1×

1×
0000

0001

0010

0011

0100

0101

0110

0111

1000

1001

1010

1011

1100

1101

1110

1111
1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1
1111110

0110000

1101101

1111001

0110011

1011011

0011111

1110000

1111111

1110011

0001101

0011001

0100011

1001011

0001111

0000000


由表318可看出，74LS48辅助控制信号LT、RBI和BI/RBO的作用如下。
(1) 试灯信号LT： 低电平有效，用来检测各发光段是否正常发光。当LT=0时，74LS48所驱动的七段显示器各发光段全部被点亮，与输入信号无关。电路要正常显示，则必须使LT=1。
(2) 动态灭零信号RBI： 低电平有效。当LT＝1、RBI＝0且输入信号A3A2A1A0为“0000”时，该位“0”不显示，即“0”字被熄灭； 当输入信号不全为0时，该位正常显示，所以该信号可以用来消去无效的零。例如，数字“0606”中的第一个“0”不需要显示，可将RBI接地进行灭零。
(3) BI/RBO是一个低电平有效的复合信号，既可以作为输入端，也可以作为输出端。BI为灭灯输入信号，当BI=0时，不论输入信号状态如何，显示管全部熄灭，与试灯信号正好相反，所以可以作为是否显示的控制端。与其联结的信号RBO为动态灭零信号，当LT＝1、RBI=0且输入信号为“0000”时，动态灭零信号RBO有效，输出“0”，其他情况输出为“1”。当有多位数字显示时，可用此端进行连接。
一位数码的显示译码电路如图339(a)所示，74LS48的7个输出端分别与数码显示管的相应的输入端相连，辅助控制端LT、RBI和BI/RBO均输入无效信号。可动态灭零的多位数码的显示译码电路示意图如图339(b)所示，小数点位置固定，有4位整数，2位小数。每位数码的显示译码电路构成与图339(a)类似，不同的是，在整数部分将高位数码译码器的BI/RBO与低位数码译码器的RBI相连，而在小数部分要将低位数码译码器的BI/RBO与高位数码译码器的RBI相连。


图339显示译码电路



3.4.4数据选择器和数据分配器
1. 数据选择器
数据选择器也称为多路选择开关或多路调制器，由地址译码器和多路数字开关组成，其功能是在地址选择信号的作用下，从多个数据输入通道中选择某一个通道的数据由输出端送出。数据选择器方框图如图340所示，有n个地


图340数据选择器方框图


址输入端，2n个数据输入端，通常称为2n选1数据选择器。
1) 四选一数据选择器
四选一数据选择器是从4个数据通道中选择其中一个通道的数据输出。因为有4个数据通道，所以需要4个不同的地址选择信号控制每个通道，因此，地址输入端必须有2个(4=22)。四选一数据选择器真值表见表319,D为数据输入端，A1、A0为地址选择信号输入端，Y为输出端。


表319四选一数据选择器真值表



输入
输出

D
A1
A0
Y
D0
0
0
D0
D1
0
1
D1
D2
1
0
D2
D3
1
1
D3

由表319写出逻辑函数表达式： 

Y=D0A1A0+
D1A1A0+
D2A1A0+
D3A1A0

=∑3i=0Dimi


其中，mi为地址信号A1、A0对应的最小项符号。四选一数据选择器的逻辑电路图如图341所示。
2) 集成数据选择器
典型的集成数据选择器有双四选一数据选择器74LS153、八选一数据选择器74LS151。
双四选一数据选择器74LS153内含两个完全相同的四选一数据选择器。74LS153芯片引脚图如图342所示，其功能表见表320，1D和2D分别代表两个数据选择器的4个数据输入端，1Y和2Y分别代表两个数据选择器的输出端，A1A0为两个四选一数据选择器共用的一组地址选择端，使能端1S和2S分别控制两个四选一数据选择器，便于控制电路工作及扩展，低电平有效，即=0时，选择器工作，=1时，选择器禁止。


图341四选一数据选择器的逻辑电路图




图34274LS153芯片引脚图




表32074LS153功能表



输入
输出

1S/2S
2D
1D
A1
A0
2Y
1Y
1
×
×
×
×
0
0
0
2D0
1D0
0
0
2D0
1D0
0
2D1
1D1
0
1
2D1
1D1
0
2D2
1D2
1
0
2D2
1D2
0
2D3
1D3
1
1
2D3
1D3

八选一数据选择器74LS151的芯片引脚图如图343所示，其功能表见表321，有3个地址选择端，一对互补的输出Y和，与74LS153一样，使能端低电平有效，当=0时，数据选择器工作，=1时，数据选择器被禁止。


图34374LS151芯片引脚图



表32174LS151功能表



输入
输出


D
A2
A1
A0Y


1
×
×
×
×
0
1
0
D0
0
0
0
D0
D0
0
D1
0
0
1
D1
D1
0
D2
0
1
0
D2
D2
0
D3
0
1
1
D3
D3
0
D4
1
0
0
D4
D4
0
D5
1
0
1
D5
D5
0
D6
1
1
0
D6
D6
0
D7
1
1
1
D7
D7

将两片八选一数据选择器74LS151相连，可得到十六选一数据选择器，如图344所示。高位芯片用来选通D8~D15 8个数据通道，低位芯片用来选通D0~D7 8个数据通道。十六选一数据选择器需要4个地址选择端，而74LS151只有3个地址选择端，所以需通过使能端再构造一个地址选择端。电路正常工作情况下，两个数据选择器中只有一个处于工作状态，所以可将两个使能端用非门连接作为地址选择信号A3。如地址选择信号为“0111”时，有A3=0，S1=0，S2=1，所以低位芯片工作，高位芯片禁止，输出低位芯片D7通道的数据。若地址选择信号为“1111”时，有A3=1，S1=1，S2=0，所以高位芯片工作，低位芯片禁止，输出高位芯片D7通道的数据，即D15的数据。


图344由74LS151构造的十六选一数据选择器


2. 数据分配器
数据分配器也称为多路分配器，其功能正好与数据选择器相反，可以根据需要将输入的数据从多个输出端中的任何一个输出，相当于单刀多掷开关。图345给出了数据选择器和数据分配器的功能示意图，从图中可清楚地看出二者的联系。真值表见表322。


图345数据选择器和数据分配器的功能示意图



表322数据分配器真值表



D
输入输出

A1
A0
Y3
Y2
Y1
Y0
0
0
0
0
0
D
0
1
0
0
D
0
1
0
0
D
0
0
1
1
D
0
0
0

由表322可写出逻辑函数表达式： 
Y0=DA1A0
Y1=DA1A0
Y2=DA1A0
Y3=DA1A0
一般地，数据分配器的功能可由译码器实现。图346给出了由3线8线译码器74LS138实现1路8路数据分配器的电路图，将STA和STC分别置1和“0”，STB作为数据输入端，A2 A1 A0作为地址信号输入端，Y0~Y7为输出端。当A2 A1 A0为“000”时，选通输出端Y0，当输入数据D=0时，即STB=0，译码器正常工作，则有Y0=0； 当输入数据D=1时，即STB=1，译码器禁止，则有Y0=1，由上可看出Y0的输出值与STB的输入一致，所以实现了数据分配器的功能。
将数据分配器和数据选择器结合在一起可以构成多路数据分时传送系统，如图347所示。


图3461路8路数据分配器




图347多路数据分时传送系统



3.4.5综合应用实例
集成电路的集成度高、性能可靠、成本低，用中大规模的集成电路构造的数字系统具有体积小、可靠性高等优点。下面给出几个用加法器、译码器、数据选择器设计组合逻辑电路的实例。
【例39】(1)用全加器实现代码转换电路，将8421 BCD码转换为余3码； (2)用全加器实现并行加法/减法器。
解： (1) 因为将8421 BCD码加3(即0011)后，即可得到余3码，所以在加数A端送入8421 BCD码，B端置为“0011”，经过全加器相加得到的输出即余3码。8421 BCD码转换为余3码电路图如图348(a)所示。


图348例39电路图


(2) 因为电路要同时实现加法运算和减法运算，所以用C-1端作为加减控制端，A端作为被加数(或被减数)输入端，B端作为加数(或减数)输入端。当C-1=0时，有B0=B，所以B端输入原码，电路完成A+B的运算，即加法运算； 当C-1=1时，有B1=，所以B端输入反码，电路完成A++1的运算，A++1=A-B，即实现减法运算。并行加法/减法器电路图如图348(b)所示。
【例310】利用4位数值比较器和逻辑门设计输血指示器，若绿灯亮，表明血型匹配，可以输血； 若红灯亮，说明血型不匹配。
解： 一般来说，血型有A、B、AB及O型4种，所以每种血型需要用两位二进制代码表示，用“00”表示O型血，“01”“10”及“11”分别表示A、B、AB型血。假设AB、CD分别为输送和接受的血型，G表示绿灯，R表示红灯，真值表见表323。


表323例310真值表



A
B
C
D
G
R
A
B
C
D
G
R
0
0
0
0
1
0
1
0
0
0
0
1
0
0
0
1
1
0
1
0
0
1
0
1
0
0
1
0
1
0
1
0
1
0
1
0
0
0
1
1
1
0
1
0
1
1
1
0
0
1
0
0
0
1
1
1
0
0
0
1
0
1
0
1
1
0
1
1
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
1
0
1
1
1
1
0
1
1
1
1
1
0

经分析可知，只要满足血型相同、输送O型血或者接受方是AB型血3个条件之一，就可以输血： 
(1) 血型相同，即AB=CD，可通过数值比较器对两位二进制数进行比较，若二者相等，则输出G=1。
(2) 输送O型血，即AB=00，则输出G=1，所以有G=·=A+B，可用或非门实现。
(3) 接受方是AB型血，即CD=11，则输出G=1，所以有G=CD，可用与门实现。
将以上3部分电路的输出用或门相连即可构造出输血指示电路，如图349所示。


图349例310电路图


【例311】试用3线8线译码器74LS138以及与非门实现一位全加器。
解： 由译码器的输出表达式可看出，译码器的输出均为最小项，所以n位译码器实际上是一个n变量的最小项输出器，又因为逻辑表达式都可以写成最小项表达式，所以任何组合逻辑函数都可以利用译码器实现。具体步骤如下： 
(1) 写出函数的最小项表达式。因为74LS138是低电平有效，所以将函数表达式变换为与非与非形式。


Si(Ai,Bi,Ci-1)=∑m(1,2,4,7)=m1m2m4m7

Ci(Ai,Bi,Ci-1)=∑m(3,5,6,7)=m3m5m6m7


(2) 确定74LS138输入变量，令A2=Ai，A1=Bi，A0=Ci-1。
(3) 画出逻辑电路图，如图350所示。



图350例311电路图


【例312】试用数据选择器74LS153实现逻辑函数L=

C+B+AB。
解： 因为数据选择器的逻辑表达式具有标准与或表达式的形式，提供地址变量的全部最小项，而且Di可以当作一个变量对待，所以利用数据选择器的输入Di选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。n个地址变量的数据选择器在不需要增加门电路的情况下，最多可实现n＋1个变量的函数。如3个输入变量的逻辑函数可以用2个地址变量的74LS153实现。下面给出具体步骤。
(1) 确定逻辑函数的变量与数据选择器的变量间的对应关系，令A=A1，B=A0，C由D0~D3确定，数据选择器的输出Y即函数的输出L。
(2) 写出逻辑函数L的标准与或式及数据选择器的表达式Y，对比二者确定C。

L=C+B+AB=C+B+ABC+AB

=

A1A0C+A1A0+A1A0C+A1A0=
A1A0C+A1A0+A1A0(C+)

Y=D0A1A0+D1A1A0+D2A1A0+D3A1A0
比较L和Y，可得： 

D0=CD1=D2=0D3=1
(3) 画出逻辑电路图，如图351所示。
【例313】试用数据选择器74LS153实现逻辑函数： 

L（A，B，C，D）=∑m(0,3,4,5,9,10,11,12,13)
解： 由前可知，在不需要增加门电路的情况下，n个地址变量的数据选择器最多可实现n＋1个变量的函数。若考虑门电路，则可以实现更多变量的函数。
逻辑函数L有4个变量，而74LS153只有两个地址选择端，令A=A1，B=A0，则C和D都要由D0~D3确定。

L(A,B,C,D)=∑m(1,3,5,9,11)

=D+CD+BD+AD+ACD

=D+CD+BD+A(D+CD)

=D+BD+AD
将上式与数据选择器的表达式相比，可得： D0=D、D1=D、D2=D、D3=0。
画出电路图,如图352所示。


图351例312逻辑电路图




图352例313电路图



3.5组合逻辑电路的险象
之前，我们是在电路稳定工作且假定门电路都处于理想状态的情况下对组合逻辑电路进行分析和设计的。然而，在实际中，所有的逻辑门都存在传输延迟时间，信号经导线传输时也需要一定时间，所以在组合逻辑电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。
3.5.1险象的产生
当输入信号经过多条路径传送后到达同一逻辑门的输入时，由于传送路径不同，导致信号到达该门的输入时间不一致的现象称为竞争。竞争分为临界竞争和非临界竞争。所谓临界竞争，是指产生错误输出的竞争，而非临界竞争是指不会产生错误输出的竞争。临界竞争产生的错误输出会引起后级电路的错误输出，这种现象被称为冒险或险象。

图353(a)给出了两个互补信号相与的电路图和波形图。由于非门的传输延迟，从波形图可以看出，信号滞后于A信号，所以在很短的时间间隔内，和A会同时出现高电平，两个互补信号相与时，应该有Y1=A·=0为持续低电平，但却出现了高电平的干扰信号，这种现象即险象。同理，图353(b)中两个互补信号相或时，应该有Y2=A+=1，但由于非门的传输延迟，两个互补信号在短时间内会同时为低电平，所以出现输出为低电平窄脉冲的情况。


图353冒险产生原因


冒险现象主要是由门电路的延迟时间产生的。对于低速运转的系统，出现的窄脉冲不会引起错误，但是,对于高速工作的数字系统来说，不正常的干扰信号会导致系统错误，无法正常工作，所以必须克服这一现象。
3.5.2险象的分类
依据输入信号变化前后，输出是否相同，险象可分为静态险象和动态险象。静态险象是指在输入变化而输出不应该发生变化的情况下，输出端产生瞬间的错误。动态险象是指在输入变化而输出应该发生变化的情况下，输出端在变化过程中产生瞬间的错误。组合电路中的动态险象一般由静态险象引起，如果消除了电路中的静态险象，也就消除了动态险象。
依据错误脉冲的极性，险象可分为“1”型险象和“0”型险象： 错误输出信号为正脉冲，为“1”型险象； 若错误输出信号为负脉冲，则为“0”型险象。静态险象、动态险象、“1”型险象及“0”型险象的组合情况如图354所示。


图354险象分类示意图


例如，波形a中的输出信号应该为持续高电平，但是，当输入信号发生变化时(虚线表示变化时刻)，输出信号产生了瞬间的错误，且错误信号为低电平，所示该险象为静态“0”型险象。
3.5.3险象的判断
1. 代数法判断
代数法判断是指通过逻辑函数表达式判断电路中是否存在险象。在逻辑函数表达式中，若某个变量(如变量A)同时以原变量和反变量两种形式出现，则其具备竞争条件，此时将其余变量置“0”或置“1”后，如果该表达式变为Y=A·，则产生“1”型险象； 如果表达式变为Y=A+，则产生“0”型险象。

【例314】试判断图355所示电路是否存在险象。
解： 该电路图对应的逻辑表达式为Y=A+BC，因为表达式中变量B的原变量和反变量同时出现，所以具备竞争条件。又因为当A=C=1时，有Y=+B，所以该电路中存在竞争冒险。
2. 卡诺图法判断
将逻辑函数填入卡诺图，圈好卡诺圈，若存在相切但不相交的卡诺圈，则逻辑函数存在竞争冒险。将例314中的逻辑函数填入图356中，并圈卡诺圈，从图中可看到两个卡诺圈相切但不相交，所以存在险象。


图355例314电路图




图356例314卡诺图



3. 其他方法判断
除了采用代数法和卡诺图法判断有无险象外，还可以采用实验法及使用计算机辅助分析手段进行判断。
采用实验法比较直观、可靠，将所有可能出现的状态加至电路输入端，观察输出端是否出现不正常的干扰信号即可。使用计算机辅助手段是指通过在计算机上模拟数字逻辑电路的工作情况，以此检查是否存在竞争冒险现象。
3.5.4险象的消除
1. 消除互补变量
可通过消去互补变量消除险象。例如，函数Y=（A+B）(+C)，当A=C=0时，有Y=B·，存在险象。将函数展开并消去互补量后，有Y=A+AC+BC，逻辑电路中将不会存在竞争冒险现象。
2. 增加冗余项
保证原函数不变，增加冗余项消除险象。例如，在例314的卡诺图中增加一个多余的卡诺圈(图357中的虚线圈)，表达式将变为Y=A+AC+BC，逻辑电路中的险象消除。因为表达式中的AC对于函数来说是多余的，所以称为冗余项。
3. 利用滤波电容
因为险象产生的干扰脉冲非常窄，所以可在电路的输出端并联一个小容量(约4~20pF)的电容，以此消除险象。利用滤波电容消除险象如图358所示。


图357增加冗余圈的卡诺图




图358利用滤波电容消除险象



3.6本 章 小 结
组合逻辑电路是指电路的任意时刻的输出状态只与该时刻的输入状态有关，而与该时刻之前的状态无任何关系,输出与输入的关系具有即时性。电路由逻辑门电路构成，不含任何存储元件。
组合逻辑电路研究的两个主要问题是分析与设计。电路的分析与设计为互逆的过程，所以掌握好分析方法尤为重要。组合逻辑电路除了采用基本的逻辑门实现外，还可以采用中规模集成器件实现。常用的中规模集成器件有全加器、编码器、译码器、数据选择器、数据分配器等，本章着重介绍了这些器件的基本工作原理、逻辑功能、使用方法及应用举例，最后简要介绍了组合逻辑电路中的竞争冒险现象及消除冒险现象的常用方法。
3.7习题和自测题
习题(答案见附录D)
1. 某组合逻辑电路有4个输入端和1个输出端，当输入信号中没有“1”输入或者输入奇数个“1”时，输出信号为“1”。试列出真值表，并写出其最简与或表达式。
2. 分析图359中的两个电路，写出逻辑表达式，并说明电路功能。


图359习题2


3. 已知某组合逻辑电路的输入A、B、C和输出F的波形如图360所示，不计逻辑门的延时，试写出F的最简与或表达式。
4. 试分析图361所示的逻辑电路图，说明输出端与输入端的关系。其中,A、B为数据输入端，S1、S2为控制输入端，Y为输出端。
5. 试用两级最少的与非门组成与图362所示电路具有相同逻辑功能的电路。
6. 试设计一个“逻辑不一致”电路。要求当4个输入变量取值不一致时，输出为“1”； 当4个输入变量取值一致时，输出为“0”。


图360习题3




图361习题4





图362习题5



7. 某电路的输入X及输出Y均为3位二进制数，要求： X值不能大于6； 当X大于或等于0，且小于或等于3时，有Y=X； 当X大于或等于4，且小于或等于6时，有Y=X+1。试用两级最少的与非门设计实现该逻辑电路。
8. 试用与非门设计一个可以完成以下4个功能的多功能逻辑电路。
(1)  F=AB； (2) F=AB； (3) F=A+B； (4) F=AB
9. 试设计一个判偶电路： 当输入偶数个“1”时，输出为“1”； 否则输出“0”。假设该电路有4个输入端。
10. 试用与、或、非逻辑门实现两位二进制数的比较电路，输出比较结果。
11. 试用4位二进制加法器设计一个代码转换器，将余3代码转换为8421 BCD码。
12. 试用一片4位比较器构成一个数值范围指示器，其输入变量为8421 BCD码表示的一位十进制数X。当X≥5时，指示器输出1； 否则输出0。
13. 试用四选一数据选择器实现下列函数。
(1) F=(A+)(+C)
(2) F=B+D+AD+CD+AC
(3) F(A,B,C,D)=∑m(0,2,3,4,5,7)+∑d(8,10,15)
14. 试用八选一数据选择器实现13题中的函数。
15. 试用八选一数据选择器实现全加器的功能。
16. 试用74LS138和相应的逻辑门实现下列逻辑函数，画出逻辑电路图。
(1) F=+B+C
(2) F(A,B,C)=∑m（0,2，4,5,7）
17. 试用74LS138译码器设计一个控制电路对3台设备进行控制，当设备出现故障时，由不同的指示灯指示。当设备正常工作时，指示灯绿灯亮； 当有一台设备故障时，指示灯红灯亮； 当有两台设备故障时，指示灯黄灯亮； 当3台设备都故障时，指示灯红灯、黄灯、绿灯都亮。
18. 试用74LS138和逻辑门实现以下多输出函数，并画出电路图。

F1=+B

F2=BC+AC+AC
19. 判断下列各电路逻辑函数是否存在逻辑冒险。若存在，试用修改逻辑设计的方法进行消除。
(1) F=A+B
(2) F=D+A+A
(3) F=(A+C)(+B)
(4) F=A+B++
自测题(答案见附录D)
一、 单选题
1. 输出F=B+AC的逻辑电路由()组成。

(A) 两个与门和一个或门(B) 两个与门、一个或门和两个非门
(C) 两个或门、一个与门和两个非门(D) 两个与门、一个或门和一个非门
2. 与运算可以由()产生。
(A) 两个与非门(B) 3个与非门(C) 一个或非门(D) 两个或非门
3. 或运算可以由()产生。
(A) 两个或非门(B) 3个与非门
(C) 4个与非门(D) 答案A、B都正确
4. 一个半加器的特点是()。
(A) 有2个输入和2个输出(B) 有3个输入和2个输出
(C) 有2个输入和3个输出(D) 有2个输入和1个输出
5. 一位全加器的特点是()。
(A) 有2个输入和2个输出(B) 有3个输入和2个输出
(C) 有2个输入和3个输出(D) 有2个输入和1个输出
6. 一个全加器的输入为Ai=1、Bi=1、Cin=1，则其输出为()。
(A) Si=0，Cout=0(B) Si=0，Cout=1
(C) Si=1，Cout=0(D) Si=1，Cout=1
7. 一个4位并行加法器可以用于相加()。
(A) 两个2位二进制数(B) 两个4位二进制数
(C) 顺序相加4个位(D) 一次4位
8. 如果将一个4位并行加法器扩展为一个8位加法器，则必须()。
(A) 使用4个4位不相连的加法器
(B) 使用两个4位加法器，并将其中一个加法器的和输出与另外一个加法器的进位输入相连
(C) 使用8个4位不相连的加法器
(D) 使用两个4位加法器，并将其中一个加法器的进位输出与另外一个加法器的进位输入相连
9. 如果一个比较器74LS85的输入为A=1011，B=1001，则输出为()。
(A) FA>B=0,FA<B=0,FA=B=1(B) FA>B=0,FA<B=1,FA=B=0
(C) FA>B=1,FA<B=0，FA=B=0(D) FA>B=1,FA<B=1,FA=B=0
10. 一个低输出有效的4/16译码器，当Y12=0时，译码器的输入是()。

(A) A3A2A1A0=1010(B) A3A2A1A0=1110
(C) A3A2A1A0=1100(D) A3A2A1A0=0100
11. 一个共阴极七段数码管的译码电路，当输入为0101时，则其七段输出a、b、c、d、e、f、g的值分别等于()。
(A) 1011011(B) 1011111(C) 0100100(D) 0100000
12. 如果一个高位优先的8/3优先编码器，输出为高电平有效，当其4个输入I0、I2、I5、I7都为有效电平时，则优先编码器的输出编码为()。
(A) 101(B) 100(C) 111(D) 000
13. 数据选择器与()基本相同。
(A) 多路复用器(B) 多路分配器(C) 编码器(D) 译码器
14. 一个八选一数据选择器，有()。
(A) 1个数据输入、8个数据输出和3个地址输入 
(B) 8个数据输入、1个数据输出和3个地址输入
(C) 3个数据输入、1个数据输出和8个地址输入 
(D) 1个数据输入、3个数据输出和8个地址输入
15. 某电路如图363所示，74LS151是八选一数据选择器。该电路的逻辑功能是()。
(A) F=∑m(4,8,9，13)(B) F=∑m(6，8，9,13)
(C) F=∑m(6，7，8，9，12，15)(D) F=∑m(6，8，13，14)
16. 32路数据分配器的地址输入(选择控制)端有()个。
(A) 3(B) 4(C) 5(D) 16
17. 由一片74LS283(4位超前进位加法器)构成的某电路如图364所示，若输入信号A的取值为0101，则输出信号S的取值为()。
(A) 0010(B) 1001(C) 0111(D) 1000


图363



图364


18. 由74LS138译码器和逻辑门构成的某电路如图365所示，电路的输入信号A、B、C和输出信号Z之间的逻辑函数(写成最小项表达式)为()。
(A) Z=∑m(1,2,4,7)(B) Z=∑m(0,3,5,6)
(C) Z=∑m(1,3,4,6)(D) Z=∑m(0,2,5,7)
19. 某组合电路的输入信号A、B、C和输出信号F的波形关系如图366所示，其函数表达式为()。
(A) F=∑m(1,2,5,6)(B) F=∑m(0,3,4,7)
(C) F=∑m(1,4,5,6)(D) F=∑m(0,2,3,7)


图365



图366


20. 某电路如图367所示，该电路的逻辑表达式为()。
(A) F=AABC+BABC+CABC
(B) F=ABC+ABC+ABC
(C) F=ABC+ABC(D) F=A+B+C+ABC



图367


21. 用四选一数据选择器实现函数Y=A1A0+A1A0，应使()。
(A) D0=D2=0，D1=D3=1(B) D0=D2=1，D1=D3=0
(C) D0=D1=0，D2=D3=1(D) D0=D1=1，D2=D3=0
22. 4/10线译码器，输入信号端有()个。
(A) 10(B) 2(C) 3(D) 4
23. 下列各函数相等，其中无冒险现象的逻辑函数是()。
(A) F=AC+B+CD(B) F=CD+B+AC
(C) F=AC+B+CD+BD+AB(D) F=AC+CD+B+BD
24. 用低电平输出有效的译码器实现组合逻辑电路时，还需要()。
(A) 与非门(B) 或非门(C) 与门(D) 或门
25. 逻辑函数F=C+AB+,当变量的取值为()时,不出现冒险现象。
(A) B=C=1(B) B=C=0
(C) A=1，C=0(D) A=0，B=0
26. 在8/3线优先编码器(74LS148)中，8条数据输入线I0…I7同时有效时，优先级最高为I7线，则输出线Y2.Y1Y0的值应是()。
(A) 000(B) 010(C) 101(D) 111
27. ()不是消除竞争冒险的措施。
(A) 接入滤波电路(B) 修改逻辑设计
(C) 加入选通脉冲(D) 屏蔽输入信号的尖峰干扰
28. 采用4位比较器(74LS85)对两个4位数比较时，先比较()位。
(A) 最低(B) 最高(C) 次高(D) 次低
29. 用3/8线译码器74LS138和辅助门电路实现逻辑函数Y=A2+A2A1，应()。
(A) 用与非门，Y=Y0Y1Y4Y5Y6Y7
(B) 用与门，Y=Y2Y3
(C) 用或门，Y=Y2+Y3
(D) 用或门，Y=Y0+Y1+Y4+Y5+Y6+Y7
30. 串行加法器的进位信号采用()传递，而并行加法器的进位信号采用()传递。
(A) 超前，逐位(B) 逐位，逐位(C) 逐位，超前(D) 超前，超前
二、 判断题
1. 与非门不能用来产生与的功能。（）
2. 或非门不能用来产生与的功能。（）
3. 非或逻辑等价于与非。（）
4. 一个比较器可以确定两个二进制数是否相等。（）
5. 编码器基本是实现译码器操作的逆过程。（）
6. 数据选择器是一个逻辑电路，它允许数字信息从单一的信号线传送到几条线路上。（）
7. 加法器只能实现加法运算，不能实现其他功能。（）
8. 将有特定意义的输入信息编成相应的若干位二进制代码输出的组合逻辑电路是编码器。（）
9. 组合逻辑电路中，有冒险就一定有竞争，有竞争也就一定有冒险。（）
10. 超前进位加法器是将各级加的进位预先进行运算，然后再同步求各级的和，以此减小进位的传输延迟。（）