第5 章存储器系统 【学习目标】 本章首先以半导体存储器为对象,在讨论存储器及其基本电路、基础知识的基础上,讨 论存储芯片及其与CPU 之间的连接和扩充问题;然后,介绍内存的技术发展以及外部存储 器;最后,简要介绍存储器系统的分层结构。 【学习要求】 ◆ 存储器的分类、组成及功能。着重理解行选与列选对1位信息的读出。 ◆ 重点掌握位扩充与地址扩充技术。 ◆ 理解存储器与CPU 的连接方法。 ◆ 着重理解内存技术的发展。 ◆ 理解存储器系统的分层结构。 5.1 存储器的分类与组成 计算机的存储器可分为两大类:一类为内部存储器,简称内存或主存,其基本存储元件 多以半导体材料制造;另一类为外部存储器,简称外存,多以磁性材料或光学材料制造。 5.1.1 半导体存储器的分类 半导体存储器的分类如图5-1所示。按使用的功能可分为两大类:随机存取存储器 (randomaccessmemory,RAM)和只读存储器(readonlymemory,ROM)。 RAM 按工艺又可分为双极型RAM 和MOSRAM 两类,而MOSRAM 又可分为静态 (static)和动态(dynamic)RAM 两种。双极型RAM 的特点是存取速度快,但集成度低,功 耗大,主要用于速度要求高的位片式微机中;静态MOSRAM 的集成度高于双极型RAM, 而功耗低于双极型RAM;动态RAM 比静态RAM 具有更高的集成度,靠电路中的栅极电 容存储信息。由于电容器上的电荷会泄漏,因此,它需要定时进行刷新。 只读存储器ROM 按工艺也可分为双极型和MOS 型,但一般根据信息写入的方式不 同,而分为不可编程掩膜式ROM,可编程ROM(PROM)和可擦除、可再编程ROM(包括紫 外线擦除EPROM 与电子擦除E2PROM 以及FlashROM)等几种。 图5- 1 半导体存储器的分类 5.2 半导体存储器的组成 1. 半导体存储器的组成框图如图5-2所示。它一般由存储体、地址选择电路、输入输出电 路和控制电路组成。 图5- 2 半导体存储器组成框图 1. 存储体 存储体是存储1或0信息的电路实体,它由许多个存储单元组成,每个存储单元赋予一 个编号,称为地址单元号。而每个存储单元由若干相同的位组成,每个位需要一个存储元 件。对存储容量为1K(1024 个单元)×8 位的存储体,其总的存储位数为1024×8 第 5 章存储器系统 位=8192 位。 存储器的地址用一组二进制数表示,其地址线的位数 n 与存储单元的数量 N 之间的关 系为2n = N 。 地址线数与存储单元数的关系如表5-1所示。 表5- 1 地址线数与存储单元数的关系 地址线数 n 3 8 8 4 16 16 … … … 8 256 256 9 512 512 10 1024 1K 11 2048 2K 12 4096 4K 13 81928K 14 1638416K 15 3276432K 16 65536 64K 存储单元数N=2n 存储容量/ B 2. 地址选择电路 地址选择电路包括地址码缓冲器、地址译码器等。 地址译码器用来对地址码译码。设其输入端的地址线根数为n,输出线数为 N ,则它分 别对应2n 个不同的地址码,作为对存储体地址单元的选择线。这些输出的选择线又称 字线。 地址译码方式有以下两种。 (1)单译码方式:或称字结构,其全部地址码只用一个地址译码器电路译码,译码输出 的字选择线直接选中与输入地址码对应的存储单元。如图5-2所示,有A2、A1、A03根输入 地址线,经过地址译码器输出8种不同编号的字线:000 、001 、010 、011 、100 、101 、110 、111 。 这8条字线分别对应8个不同的地址单元。这种单译码方式需要的选择线数较多,只适用 于容量较小的存储器。 (2)双译码方式:或称重合译码,双译码方式存储器结构如图5-3所示。它将地址码分 为X与Y两部分,用两个译码电路分别译码。X向译码又称行译码,其输出线称行选择线, 它选中存储矩阵中一行的所有存储单元。Y向译码又称列译码,其输出线称列选择线,它选 中存储矩阵中一列的所有存储单元。只有X向和Y向的选择线同时选中的那一位存储单 图5- 3 双译码存储器结构 061 计算机硬件技术基础(第 4 版) 元,才能进行读或写操作。由图可见,具有1024 个基本单元电路的存储体排列成32×32 的 矩阵,它的X向和Y向译码器各有32 根译码输出线,共64 根。若采用单译码方式,则有 1024 根译码输出线。显然,双译码方式所需要的选择线数目较少,也简化了存储器的结构, 故它适用于大容量的存储器。 3. 读写电路与控制电路 读写电路包括读写放大器、数据缓冲器(三态双向缓冲器)等,它是数据信息输入和输出 的通道。 外界对存储器的控制信号有读信号(RD )、写信号(WR)和片选信号(CS)等,通过控制 电路以控制存储器的读或写操作以及片选。只有片选信号处于有效状态,存储器才能与外 界交换信息。 5.随机存取存储器 2 随机存取存储器(RAM)既可以读出,也可以写入。读出时并不损坏原来存储的内容, 只有写入时才修改原来所存储的内容。断电后,存储内容立即消失,即具有易失性。它用于 保存各种处理器需要使用的数据,可以加快计算机的运算速度。RAM 可分为静态(static RAM,SRAM)和动态(dynamicRAM,DRAM)两种。常用静态内存(SRAM)作为系统的 高速缓存(通常用于一级缓存和二级缓存), 而平常所提到的内存指的是动态内存,即 DRAM 。 5.1 静态随机存取存储器 2. 1.SRAM 基本存储电路 SRAM 的基本存储电路,是由6个MOS(金属氧化物半导体)管组成的RS 触发器,如 图5-4所示。 图5- 4 六管静态存储电路 第 5 章存储器系统 161 在图5-4中,T3、T4 为负载管,T1、T2 交叉耦合组成了一个RS 触发器,具有两个稳定 .. 状态。在A点(相当于Q端)与B点(相当于Q端)可以分别寄存信息1和0。T5、T6 为行 向选通门,受行选线上的电平控制。T7、T8 为列向选通门,受列选线上的电平控制。由此, 组成了双译码方式。当行选线与列选线上的信号都为高电平时,则分别将T5、T6 与T7、 .. T8 导通,使A、B两点的信息经D与D两点分别送至输入输出电路的I/O线及I/Q线上,从 而存储器某单元位线上的信息同存储器外部的数据线相通。这时,就可以对该单元位线上 的信息进行读写操作。 写入时,被写入的信息从I/O和I/O线输入。如写1时,使I/O线为高电平,/O线为低 电平,经T7、T5 与T8、T6 分别加至A端和B端,使T1 截止而T2 导通,于是AI 端为高电 平,触发器为存1的稳态;反之亦然。 读出时,只要电路被选中,T5、T6 与T7、T8 导通,则A端与B端的电位就会送到I/O 则II 及I/O线上。若原存的信息为1, /O线上为1,/O线上为0;反之亦然。读出信息时,触 发器的状态不受影响,故为非破坏性读出。 2.SRAM 的组成 SRAM 的结构组成原理图,如图5-5所示。存储体是一个由64×64=4096 个六管静态 存储电路组成的存储矩阵。在存储矩阵中,X地址译码器输出端提供X0~X63 计64 根行选 择线,而每一行选择线接在同一行中的64 个存储电路的行选端,故行选择线能同时为该行 64 个行选端提供行选择信号。Y地址译码器输出端提供Y0~Y63 计64 根列选择线,而同一 列中的64 个存储电路共用同一位线,故由列选择线可以同时控制它们与输入输出电路(/O 电路)连通。显然,只有行、列均被选中的某个单元存储电路(即1位), 在其X向选通门与 IY 向选通门同时被打开时,才能进行信息的读出和写入操作。 图5- 5 SRAM 结构组成原理图 图5-5中的存储体是容量为4K×1 位的存储器,因此,它仅有一个I/O电路,用于存取 261 计算机硬件技术基础(第 4 版) 各存储单元中的1位信息。如果要组成字长为4位或8位的存储器,则每次存取时,同时应 有4个或8个单元存储电路与外界交换信息。因此,在这种存储器中,要将列的列向选通门 控制端引出线按4位或8位来分组,使每根列选择线能控制一组的列向门同时打开;相应 地,/O电路也应有4个或8个。每一组的同一位共用一个I/O电路。这样,当存储体的某 I 个存储单元在一次存取操作中,被地址译码器输出端的有效输出电平选中时,则该单元内的 4位或8位信息被一次读写完毕。 必须指出,在图5-5中所示的存储体如果是4K×1 位的存储矩阵,则在读写操作时每次 只能存取1位信息。如果是8个4K×1 位的存储矩阵,则在读写操作时每次才能存取8位 信息,这时的存储容量为4K×8 位。通常,一个RAM 芯片的存储容量是有限的,需要用若 干片才能构成一个实用的存储器。这样,地址不同的存储单元,可能处于不同的芯片中,因 此,在选中地址时,应先选择其所属的芯片。对于每块芯片,都有一个片选控制端(CS), 只 有当片选端加上有效信号时,才能对该芯片进行读或写操作。一般来说,片选信号由地址码 的高位译码(通过译码器输出端)产生。 3.SRAM 的读写过程 SRAM 的读写过程参见图5-5。 1)SRAM 读出过程 ①地址码A0~A11 加到RAM 芯片的地址输入端,经X与Y地址译码器译码,产生行 选与列选信号,选中某一存储单元,该单元中存储的代码,经一定时间,出现在I/O电路的 输入端。I/O电路对读出的信号进行放大、整形,送至输出缓冲寄存器。缓冲寄存器一般具 有三态控制功能,没有开门控制信号,所存数据还不能送到数据总线(DB)上。 在送上地址码的同时,还要送上读写控制信号(R/..或RD 、WR)和片选信号(CS )。 W=1,CS= ② W 读出时,使R/..0,这时,输出缓冲寄存器的三态门被打开,所存信息送至DB 上, 于是,存储单元中的信息被读出。 2)SRAM 写入过程 ①同SRAM 读出过程①,先选中相应的存储单元,使其可以进行写操作。 ②将要写入的数据放在DB 上。 ③加上片选信号CS0及写入信号R/.. =W=0。这两个有效控制信号打开三态门使DB 上的数据进入输入电路,送到存储单元的位线上,从而写入该存储单元。 4.SRAM 芯片举例 常用的SRAM 芯片有Intel6116 、6264 、62256 、628128 、628512 、6281024 等。 例如,Intel6116 是一个2K×8 位的CMOSSRAM 芯片,属双列直插式、24 条引脚封 装。它的存储容量为2K×8 位,其引脚图及内部结构框图如图5-6所示。 Intel6116 芯片内部的存储体是一个由128×128=16384 个静态存储电路组成的存储 矩阵。A0~A1011 根地址线供对其进行行地址、列地址译码,以便对211=2048 个存储单元 进行选址。每当选中一个存储单元,将从该存储单元中同时读或写8位二进制信息,故 Intel6116 有8根数据输入输出线I/O0~I/O7。Intel6116 存储矩阵内部基本存储电路上 的信息,正是通过I/O控制电路和数据输入输出缓冲器与CPU 的数据总线连通的。数据 第 5 章存储器系统 361 图5- 6 Intel6116 芯片的引脚图及内部结构框图 的读出或写入将由片选允许信号CE 、写允许信号WE 以及数据输出允许信号OE 一起控制。 当CE 有效而WE 为低电平时,1门导通,使数据输入缓冲器打开,信息由I/O0~I/O7 写入被 选中的存储单元;当CE 与OE 同时有效而WE 为高电平时,2门导通,使数据输出缓冲器打 开,CPU 从被选中的存储单元由I/O0~I/O7 读出信息送往数据总线。无论是写入或读出, 一次都是读写8位二进制信息。 Intel6264 芯片的结构及工作原理与Intel6116 相似,是一个存储容量为8K×8 位的 CMOSSRAM 芯片,其外部引脚如图5-7所示。它有28 条引脚,包括13 根地址线 (A12~A0)、8根双向数据线(D7~D0)以及4根控制线(片选信号线CS1、CS2、输出允许信号 OE 与写允许信号), 另外,还有3根其他信号线 (+5V 电源端VCC 、接地端GND 、空端NC )。这些引脚 的功能及其用法是很容易理解的,不再赘述。 需要补充的是,l6264 芯片有两个片选端CS1 与 Inte CS2,在CPU 选择Intel6264 芯片时,必须使其两个片选 信号CS1 与CS2 同时有效才行。事实上,一个微机系统 的内存空间通常是由若干块存储器芯片组成的,各个存 储器芯片究竟映射到内存空间的哪一段地址区间,是由 高位地址信号决定的。系统中的一组高位地址信号和 控制信号通过译码器译码可产生对应的一组片选信号, 但每次只有一个特定的高位地址会将某个存储器芯片图5- 7 Intel6264SRAM 外部引脚图 映射到所需要的地址范围上。 计算机硬件技术基础(第 4 版) 5.2 动态随机存取存储器 2. 动态随机存取存储器(DRAM)芯片是以MOS 管栅极电容是否充有电荷来存储信息 的,其基本单元电路一般由四管、三管和单管组成,以三管和单管较为常用。由于它所需要 的管子较少,故可以扩大每片存储器芯片的容量,并且其功耗较低,所以在微机系统中,大多 数采用DRAM 芯片。 1. 动态基本存储电路 下面重点介绍常用的三管和单管两种基本存储电路。 1)三管动态基本存储电路 三管动态基本存储电路如图5-8所示,它由T1、T2、T33个管子和两条字选择线(读、 写选择线), 以及两条数据线(读、写数据线)组成。 T1 是写数控制管;T2 是存储管,用它的栅极电容 Cg存储信息;T3 是读数控制管;T4 是一列基本 存储电路上共同的预充电管,以控制对输出电容 CD的预充电。 写入操作时,写选择线上为高电平,T1 导通。 待写入的信息由写数据线通过T1 加到T2 管的 栅极上,对栅极电容Cg充电。若写入1,则Cg上 充有电荷;若写入0,则Cg上无电荷。写操作结束 后,T1 截止,信息被保存在电容Cg上。 读出操作时,先在T4 管栅极加上预充电脉图5- 8 三管动态基本存储电路 冲,使T4 管导通,读数据线因有寄生电容CD而 预充到1()。然后使读选择线为高电平,T3 管导通。若T2 管栅极电容Cg上已存有1 信息,则TV2DD 管导通。这时,读数据线上的预充电荷将通过T3、T2 而泄放,于是,读数据线 上为0。若T2 管栅极电容上所存为0信息,T2 管不导通,则读数据线上为1。因此,经过读 操作,在读数据线上可以读出与原存储相反的信息。若再经过读出放大器反相后,就可以得 到原存储信息了。 对于三管动态基本存储电路,即使电源不掉电,Cg的电荷也会在几毫秒之内逐渐泄漏 掉,而丢失原存1信息。为此,必须每隔1~3ms 定时对Cg充电,以保持原存信息不变,此即 动态存储器的刷新(或称再生)。 刷新要有刷新电路,若周期性地读出信息,但不往外输出(这由读信号RD 为高电平来保 证), 经三态门(由刷新信号RFSH 为低电平时使其导通)反相,再写入Cg,就可实现刷新。 2)单管动态基本存储电路 单管动态基本存储电路如图5-9所示,它由T1 管和寄生电容CS 组成。 写入时,使字选线上为高电平,T1 管导通,待写入的信息由位线D(数据线)存入CS。 读出时,同样使字选线上为高电平,T1 管导通,则存储在CS上的信息通过T1 管送到D 线上,再通过放大,即可得到存储信息。 第 5 章存储器系统 为了节省面积,电容CS不可能做得很大,一般使CS