第3章 CHAPTER 3 CMOS门电路 数字逻辑都是由晶体管门电路实现的。晶体管有双极型晶体管(bipolar junction transistor，BJT)和金属氧化物半导体场效应晶体管(metaloxidesemiconductor field effect transistor，MOSFET)，MOSFET可缩写为MOS。现在MOS管广泛地应用于构造数字系统，其中CMOS(complementary MOS)工艺已成为数字集成电路制造的主要方法。 本章主要介绍CMOS门电路的电路结构和工作原理，主要包括下列知识点。 1) 逻辑值的表示 理解逻辑电平和二进制数字之间的关系。 2) MOS管结构和工作原理 理解MOS管结构和工作原理。 3) NMOS门电路 理解NMOS门电路的结构和工作原理，理解PMOS门电路和NMOS门电路是对偶的。 4) CMOS门电路 掌握CMOS门电路的结构和工作原理，理解反相器的传输特性。 5) 传输门和三态缓冲器 理解传输门的工作原理和高阻态的概念，理解使用三态缓冲器实现总线复用的方法。 6) CMOS门电路的传播延时和功耗 理解传播延时的概念和影响CMOS门传播延时的因素，理解影响CMOS门电路功耗的因素。 视频讲解 3．1逻辑值的表示 实现与、或、非逻辑关系的门电路分别称为与门、或门、非门，这些门电路都是由晶体管电路实现的。 在门电路中，0和1可以用电压也可以用电流表示，最简单也最常见的是用电压电平表示。常见的方式是定义一个电压阈值，大于该阈值的电压表示为一个逻辑值，小于该阈值的电压表示为另一个逻辑值。通常，低电平表示为逻辑0，高电平表示为逻辑1，这就是所谓的正逻辑； 如果低电平表示为逻辑1，高电平表示为逻辑0，这就是所谓的负逻辑。本书主要使用正逻辑。 图31逻辑值对应的电平 在正逻辑系统中，逻辑0和逻辑1可以简单地称为“低”和“高”，对“低”和“高”的定义如图31所示。 VSS通常认为是负电源电压或0V，0V也就是电路的“地”(GND)； 最高电压为VDD，是电路的电源电压。从图中可以看出，电压在VSS和V0,max之间表示逻辑0，被电路认作“低”； 电压在V1,min和VDD之间表示逻辑1，被电路认作“高”。V0,max和V1,min的值依工艺不同而不同。处于V0,max和V1,min之间的电压未定义。 3．2MOS管结构和工作原理 逻辑门电路都是由晶体管实现的，在大信号下可以认为晶体管工作在开关状态。例如开关受逻辑信号X控制，当X为高时开关闭合，X为低时开关打开，如图32所示。 图32开关模型 MOS管是大规模集成电路（VLSI）中应用最广泛的开关器件，是数字集成电路的基本构成单元。和双极型管（BJT）相比，MOS管占用硅面积比较小，制造步骤也比较少。 MOS管有两种类型，即N沟道MOS管(NMOS管)和P沟道MOS管(PMOS管)。NMOS管的基本结构如图33所示。衬底是芯片的基本材料，对衬底进行P掺杂，在P衬底上做出两个N+扩散区的N阱，称为源(source)和漏(drain)。在源和漏之间的衬底表面覆盖薄的二氧化硅绝缘层，上面铺设导电的多晶硅或金属，引出引线，称为栅极G； 从两个N阱源和漏分别引出两根引线，称为源极S和漏极D。可以看出，源极和漏极是完全对称的，它们的作用只有在连接外加电压后才能确定。 图33NMOS管的基本结构 在栅极上施加正电压时，就会在栅极下形成导电沟道。源和漏之间的距离称为沟道长度L，沟道的横向长度称为沟道宽度W。沟道的长和宽是控制管子电特性的重要参数，覆盖沟道的二氧化硅绝缘层的厚度tox也是一个重要的参数。栅极没有加电压就没有导电沟道的MOS管称为增强型，栅极零偏压时导电沟道存在的MOS管称为耗尽型。 PMOS管的结构和NMOS管的结构类似，不同的是PMOS管的衬底是N掺杂的，源和漏是P阱，当在栅极上加负电压时会形成P型导电沟道。 MOS管有4个端子： 栅极G、源极S、漏极D和衬底B。在NMOS管中，定义两个N阱中电势比较低的一端为源极，另一端为漏极。习惯上所有端的电压都是相对于源的电势来定义的，如栅源电压VGS、漏源电压VDS和衬底源电压VBS。NMOS管和PMOS管的符号如图34所示，4端符号表示管子所有的外部连线，简化的3端符号应用也很广泛。 图34NMOS管和PMOS管的符号 在NMOS管的栅源间和漏源间分别加电压VGS和VDS，如图35所示。在栅极上加正电压，则会吸引衬底中的电子向上运动，当栅极上的电压(相对于源极)大于某一阈值VT时，就会在栅极下面的源和漏之间形成导电沟道，因为形成的沟道是N型的，所以这种晶体管称为N沟道MOS管。 图35NMOS管的基本工作原理 N沟道在源和漏两个N阱之间形成了电气连接，如果漏极和源极之间有电位差，该沟道就会允许电流传导，则漏极和源极之间就会有电流流过，称为管子处于导通状态(ON)。如果栅极上的电压小于阈值，则源和漏之间无法形成导电沟道，源极和漏极之间也就无法导通，称为管子处于截止状态，不导通(OFF)。 对某一个固定的栅源电压VGS>VT，电流ID的大小取决于加在漏极和源极上的电压VDS。如果VDS=0V，则没有电流流过。随着VDS的增大，只要加在漏极的电压VD足够小，能保证在漏端也能大于阈值电压VT，即VGD>VT，电流ID随VDS的增大近似线性增大。在这个电压范围内，即0VT时漏源电压和漏极电流的关系如图36所示。 栅极上的电压可以控制MOS管的通和断，因此MOS管可以看作栅电压控制的开关。下面就用电压控制的开关模型来分析电路的逻辑行为，把高电压映射为逻辑1，低电压映射为逻辑0。MOS管在逻辑电路中的典型应用如图37所示，源极和漏极之间是否能导通由栅极电压控制。 图37MOS管在逻辑电路中的典型应用 对NMOS管来说，当栅极上的电压VG为低电平(逻辑0)时，源极和漏极之间无法形成导电沟道，相当于开关打开； 当栅极上的电压VG为高电平(逻辑1)时，源极和漏极之间可以形成导电沟道，可以导通，相当于开关闭合。PMOS管的行为和NMOS正好相反，当栅极上的电压VG为高电平(逻辑1)时，源极和漏极之间无法形成导电沟道，不能导通，开关打开； 当栅极上的电压VG为低电平(逻辑0)时，源极和漏极之间可以形成导电沟道，可以导通，相当于开关闭合。 视频讲解 3．3NMOS门电路 图38所示是用NMOS管实现的非门。当VX为低电平时，NMOS管不导通，电阻R上没有电流，因此VF=VDD。当VX为高电平时，NMOS管导通，把VF下拉到低电平。VF的大小取决于流经电阻R和NMOS管的电流大小。如果从输入VX和输出VF的关系看，可以认为这个电路为非门电路，也称为反相器，F=X′。 图38NMOS管实现的非门 图39所示的电路中两个NMOS管串联，当VX1和VX2同为高电平时，两个NMOS管都导通，VF被下拉到低电平； 当VX1和VX2中任意一个为低电平时，就无法形成从电源到地的通路，VF=VDD。用逻辑值来表示高低电平，就可以得到真值表。可以看出，这个电路为与非门电路，F=(X1·X2)′。 图39NMOS管实现的与非门 图310所示的电路中两个NMOS管并联，当VX1和VX2中任意一个为高电平时，就可以形成从电源到地的通路，VF被下拉到低电平； 当VX1和VX2同为低电平时，两个管NMOS都不导通，无法形成从电源到地的通路，VF=VDD。用逻辑值来表示高低电平，就可以得到真值表。可以看出，这个电路为或非门电路，F=(X1+X2)′。 图310NMOS管实现的或非门 视频讲解 3．4CMOS门电路 用NMOS管实现逻辑电路时都需要有一个上拉电阻，当NMOS管不导通时，输出被上拉到高电平； 当NMOS管导通时，输出被下拉到低电平，因此电路中NMOS管部分也可以看作下拉网络。图38~图310中NMOS门电路的结构都可以用图311所示的结构来表示。 图311NMOS门电路结构 用NMOS管实现的门电路，用PMOS管也可以实现。实现相同功能的逻辑门时，PMOS电路和NMOS电路是对偶的。用NMOS管实现逻辑门时需要有一个上拉电阻，用PMOS管实现逻辑门时则需要有一个下拉电阻； 如果用NMOS管实现时电路中的NMOS管是串联的，那么用PMOS管实现时电路中的PMOS管就是并联的，反之亦然。当PMOS管部分不导通时，输出被下拉到低电平； 当PMOS管部分导通时，输出被上拉到高电平，因此电路中的PMOS管部分可以看作上拉网络。PMOS门电路的结构如图312所示。 如果把NMOS门电路和PMOS门电路结合在一起，它们分别做下拉网络和上拉网络，就构成互补型MOS门电路——CMOS门电路。 CMOS门电路的结构如图313所示，上拉网络由PMOS管构成，下拉网络由NMOS管构成，上拉网络和下拉网络中的MOS管数量相同。上拉网络中PMOS管的连接方式和下拉网络中NMOS管的连接方式是对偶的，也就是说，如果下拉网络中NMOS管是串联连接，那么上拉网络中PMOS管就是并联连接，反之亦然。 图312PMOS门电路结构 图313CMOS门电路结构 3．4．1CMOS反相器 最简单的CMOS门电路是非门，也称为CMOS反相器，电路如图314所示。当VX为低电平时，T2管截止，T1管导通，输出VF被上拉到高电平。当VX为高电平时，T2管导通，T1管截止，输出VF被下拉到低电平。 图314CMOS非门电路 CMOS反相器的一个重要特点是无论输入是高还是低，稳态时都没有直流电流通路。实际上所有CMOS电路都有这个特点，稳态时没有直流电流流过也就没有静态功耗。CMOS电路的另一个优点是它的电压传输特性，输出电压完全在0~VDD变动，噪声容限相对较宽，而且电压传输特性的过渡区十分陡峭，CMOS反相器的电压传输特性接近理想反相器。 在图314中，输入电压被同时加到NMOS管和PMOS管的栅极，这样两个MOS管都直接由VX驱动。当输入电压比NMOS管的阈值小，即VXVDD+VTh,P时，PMOS管截止。这时NMOS管导通，工作在线性区，它的漏源电压为0，输出电压VF=VOL=0。 当输入电压大于NMOS管的阈值，VX>VTh,N，且满足VDS,N≥VGS,N-VTh,N时，NMOS管处于饱和状态，VF≥VX-VTh,N。 当输入电压VXVDD+VTh,PVOL线性截止 在A区，当VXVDD+VTh,P时，进入E区，PMOS管截止，输出电压VF=VOL=0。 在定性分析中，NMOS管和PMOS管都可以看作由输入电压控制的连接输出节点和地或电源电压的理想开关。这个电路最重要的特征就是在A区和E区稳态时，电源提供的直流电流都近似为0。在B、C和D区，两个MOS管都导通，存在直流导通电流，当VX=Vth时，直流导通电流达到峰值。 3．4．2CMOS逻辑门 图316所示是CMOS与非门的电路和CMOS管的状态，此电路和NMOS与非门相似，不同的是上拉电阻由两个并联的PMOS管取代，下半部分是两个串联的NMOS管。 当两个输入电压VX1和VX2中任意一个为低电平时，两个串联的NMOS管中相应的NMOS管就不能导通，下拉网络不导通； 而两个并联的PMOS管中相应的PMOS管导通，上拉网络导通，输出电压VF被上拉到高电平。只有两个输入电压VX1和VX1同时为高电平时，两个串联的NMOS管同时导通，下拉网络导通； 而并联的两个PMOS管都不导通，上拉网络不导通，输出VF被下拉到低电平。分析电路中各MOS管的通断情况以及对应的真值表，可以看出该电路为与非门电路，F=(X1·X2)′。 图316CMOS与非门电路和CMOS管的状态 图317所示是CMOS或非门的电路和CMOS管的状态。它的上拉网络是两个串联的PMOS管，下拉网络是两个并联的NMOS管。当两个输入VX1和VX2中任意一个为高电平时，两个串联的PMOS管中相应的PMOS管就不能导通，导致上拉网络不导通； 而并联的NMOS管中相应的NMOS管就会导通，从而使得下拉网络导通，输出VF被下拉到低电平。只有当两个输入同时为低电平时，上拉网络中的两个PMOS管同时导通，使得上拉网络导通； 而下拉网络中的两个NMOS管同时不导通，使得下拉网络不导通，输出VF被上拉到高电平。分析电路中各管子的通断情况以及对应的真值表，可以看出这个电路为或非门电路，F=(X1+X2)′。 图317CMOS或非门电路和CMOS管的状态 图318CMOS与门电路 实现与门需要用一个与非门和一个非门连接起来，CMOS与门电路如图318所示。同样，实现或门也需要一个或非门和一个非门连接起来。 与非门和或非门的电路结构可以很容易地扩展到复合逻辑电路，通过管子的串并联就可以实现复合逻辑功能。 NMOS门电路的电路结构规则可以总结如下： （1） “与”用NMOS管串联实现； （2） “或”用NMOS管并联实现； （3） 电路实现“非”逻辑； （4） 复合逻辑中的“与”和“或”运算可以用上述结构的嵌套来实现。 PMOS门电路和NMOS门电路是对偶的。即NMOS下拉网络中的串联对应着PMOS上拉网络中的并联； NMOS下拉网络中的并联对应着PMOS上拉网络中的串联。CMOS门电路的电路结构规则可以总结如下： 图319实现逻辑函数F=［X1(X2+ X3)］′的CMOS电路 （1） CMOS门电路由NMOS下拉网络和PMOS上拉网络构成； （2） 上拉网络中，“或”用串联的PMOS管实现，“与”用并联的PMOS管实现，即“串或并与”； （3） 下拉网络中，“或”用并联的NMOS管实现，“与”用串联的NMOS管实现，即“串与并或”； （4） 电路自上拉网络和下拉网络的连接处输出； （5） 电路实现逻辑“非”功能。 例如逻辑函数F=［X1(X2+X3)］′，根据CMOS门电路的电路结构规则，上拉网络是X1控制的PMOS管和X2、X3控制的两个串联的PMOS管并联，下拉网络是X1控制的NMOS管和X2、X3控制的两个并联的NMOS管串联，得到如图319所示的电路。 视频讲解 3．5传输门和三态缓冲器 CMOS传输门由一个NMOS管和一个PMOS管并联而成，电路及表示符号如图320所示。加在两个管子栅极上的控制信号是互补的，这样传输门就在节点A和B之间形成了一个双向开关，开关受信号C控制。如果C是高电平，则两个管子都导通，在节点A和B之间形成一个低阻的电流通路。如果C是低电平，则两个管子都截止，节点A和B之间是断开的，呈开路状态，这种状态称为高阻状态Z。 图320CMOS传输门电路及表示符号 用传输门可以构成三态缓冲器。三态缓冲器有一个输入端X、一个输出端F和一个使能端EN，符号如图321(a)所示。使能信号用来控制三态缓冲器是否产生输出，如果EN=0，则缓冲器和输出完全断开，输出为高阻态，F=Z； 如果EN=1，则缓冲器驱动输入X到输出F，F=X，等效电路如图321(b)所示。三态缓冲器的所谓“三态”就是输出有逻辑0、1和高阻3种状态。图321(c)和图321(d)所示是三态缓冲器的一种实现和真值表。 图321三态缓冲器 图322所示是常见的4种类型三态缓冲器。图322(b)中的三态缓冲器和图322(a)所示的类似，不同的只是当EN=1时，输出F=X′。图322(c)和图322(d)中三态缓冲器的使能信号相同，都是低有效，当EN=1时，F=Z； 图322(c)中的三态缓冲器当EN=0时，F=X，图322(d)中的三态缓冲器当EN=0时，F=X′。 图3224种类型三态缓冲器 三态缓冲器可以实现总线复用。图323(a)是两个信号复用总线的例子，两个三态缓冲器的输出并接在输出总线上，两个三态缓冲器的控制信号不同，任何时候都只有一个三态缓冲器的控制信号有效，这样就保证了总有一个三态缓冲器的输出处于高阻状态，即和总线是断开的，因此可以实现输出信号的选择。类似地，用三态缓冲器也可以实现多个信号复用总线，如图323(b)所示。多个信号通过三态缓冲器连接在总线上，条件是任何时候只有一个三态缓冲器的使能信号有效，这样在任何时候都只有一个三态缓冲器的输出有效，其他三态缓冲器的输出处于高阻状态，即只有一路信号连接在总线上，其他信号和总线是断开的。 图323三态缓冲器实现总线复用 同样地，用三态缓冲器也可以实现双向总线，如图324所示。 需要注意的是，一定不能有两个或两个以上使能信号同时有效。如果使能信号同时有效，并且同时有效的缓冲器输出不同信号，就会出现电源VDD到地GND的通路，造成短路。 图324三态缓冲器实现双向总线 视频讲解 3．6CMOS门电路的传播延时和功耗 3．6．1传播延时 数字系统的速度主要由构成系统的逻辑门的传播延时决定。反相器是数字电路设计的核心,复杂数字电路的电气特性几乎可以由反相器中得到的结果推断出来，反相器的分析结果也可以用来解释其他比较复杂的门的特性。门的性能主要是由它的动态(瞬态)响应决定的，因此下文通过CMOS反相器的动态响应来分析它的传播延时。 传播延时是反相器响应输入变化所需要的时间。假设在反相器的输入端加一个如图325(a)所示的理想脉冲信号，则反相器输出端的信号如图325(b)所示。 图325输入为理想脉冲的反相器的输出和传播延时 可以看出，输出信号不再是理想的脉冲信号，输出电压从高电平变为低电平或从低电平变为高电平都需要一段时间。把输出电压达到VDD2的点定义为转换点，定义输入电压的边沿到输出电压转换点的时间为传播延时。传播延时有两种，一种是输出电压从高电平变为低电平的传播延时tPHL，另一种是输出电压从低电平变为高电平的传播延时tPLH，这两种延时可能不相等。反相器的传播延时就定义为这两种延时的平均 tP=tPHL+tPLH2 反相器的这一动态响应主要是由门的输出电容CL决定的。输出电容CL包括NMOS管和PMOS管的漏扩散电容、连线电容以及所驱动的门的输入电容。假设MOS管的开关是瞬间发生的，当输入为0时，NMOS管截止，PMOS管导通，电源通过PMOS管对电容CL充电，门的响应时间是通过PMOS管的导通电阻RP向CL充电所需要的时间，如图326(a)所示。当输入电压为高电平时，NMOS管导通，PMOS管截止，电容通过NMOS管放电，门的响应时间是通过NMOS管的导通电阻RN放电所需要的时间，如图326(b)所示。 图326CMOS反相器动态特性的开关模型 估计延时有几种不同的模型，其中一种是τ模型。该模型将门的延时简化为时间常数τ=RC。当输入电压为阶跃信号时，对于输出从高电平变为低电平的情况，下拉电阻为RN，输出响应为 Vout(t)=VDDe-t/RNCL 对于输出从低电平变为高电平的情况，上拉电阻为RP，输出响应为 Vout(t)=VDD(1-e-t/RPCL) τ模型的关键是假设晶体管可以模型化为一个电阻，但实际上NMOS管和PMOS管的导通电阻并不是常数，而是MOS管两端电压的非线性函数。为了简化模型，用MOS管的平均导通电阻ReqN和ReqP分别代替RN和RP。求从高电平变为低电平的延时tPHL和从低电平变为高电平的延时tPLH，可分别测量VDD~12VDD和0~12VDD的时间，可以得到 tPHL=(ln2)ReqNCL=0．69ReqNCL tPLH=(ln2)ReqPCL=0．69ReqPCL 平均导通电阻ReqN和ReqP都和MOS管的宽长比W/L成反比，W/L值增大时，电阻值减小。NMOS管和PMOS管具有不同的导通电阻，通过SPICE仿真发现有一个导通电阻的经验公式 ReqN=12．5(W/L)nkΩ ReqP=30(W/L)pkΩ 对于0．25μm、0．18μm和0．13μm的CMOS工艺，这些值都是正确的。 上面估计反相器延时的模型虽然非常粗糙，但是可以在一定程度上揭示电路的性能如何依赖于总体的负载电容和晶体管的尺寸。延时和负载电容CL成正比，因此降低负载电容可以缩短门的传播延时。负载电容主要由门本身的内部扩散电容、连线电容和扇出电容组成，好的版图设计有助于减小扩散电容和连线电容。增大MOS管的宽长比W/L可以缩短门的传播延时，但增加管子的尺寸同时也增大了扩散电容，从而使CL增大。 3．6．2功耗 CMOS门电路的功耗主要由静态功耗Pstat、电容充放电引起的动态功耗Pdyn和直通电流引起的动态功耗Pdp组成： Ptotal=Pstat+Pdyn+Pdp 静态功耗是电路稳态时的功耗。理想情况下CMOS门电路的静态功耗为0，因为在稳态下NMOS管和PMOS管不会同时导通。但实际上总会有泄漏电流流过晶体管源(或漏)与衬底之间反相偏置的PN结，这一电流通常都非常小，因此可以被忽略。 动态功耗大部分是由电平转换时电容充放电引起的。仍然以CMOS反相器为例，假设输入信号是阶跃信号，上升时间和下降时间都为0。当负载电容CL通过PMOS管充电时，它的电压从0升至VDD，在这期间从电源获取的能量为 EVDD=∫∞0iVDD(t)VDDdt=VDD∫∞0CLdvoutdtdt=VDDCL∫VDD0dvout=CLV2DD 电平翻转结束时在电容CL上存储的能量为 ECL=∫∞0iVDD(t)voutdt=∫∞0CLdvoutdtvoutdt=CL∫VDD0voutdvout=CLV2DD2 可以看出，在从低电平翻转至高电平期间，电容CL上被充电的电荷量为CLVDD，电源提供的能量为CLV2DD，其中一半能量CLV2DD2存放在电容上，另一半能量消耗在PMOS管上。在从高电平翻转至低电平期间，电容通过NMOS管放电，它的能量消耗在NMOS管上。因此每个开关周期(从高电平变为低电平和从低电平变为高电平)都需要消耗一定的能量，即CLV2DD。如果反相器每秒通断f次(即开关的频率为f)，则功耗为 Pdyn=CLV2DDf 动态功耗中除电容充放电引起的功耗外，还存在着直通电流引起的功耗Pdp。在实际情况中，输入信号的上升时间和下降时间并不为0，因此会存在NMOS管和PMOS管同时导通的时候，电源VDD和地之间会在很短的时间内出现一条直通的通路，形成一个电流脉冲。这个电流脉冲的峰值出现在VM=12VDD处，这时NMOS管和PMOS管都工作在饱和区。这个电流脉冲的宽度取决于输入电压的变化速度，输入波形的边沿变化越慢，电流脉冲就越宽，Pdp就越大。但通常这部分功耗远小于Pdyn。 因此，静态CMOS门电路的功耗主要是对电容进行充放电引起的动态功耗。可以看出，电路的工作频率越高，功耗越大； 电源电压越高，功耗越大。 习题 31图327中只画出了CMOS电路的一半，试画出另一半电路。 图327题31图 32写出图328所示电路实现的逻辑函数。 图328题32图 33电路如图329(a)所示，试填写图329(b)中的输出信号Y的波形。 图329题33图 34三态门内部电路如图330所示，试写出三态门的功能表，画出该三态门的逻辑符号。 图330题34图 35画出实现下列逻辑函数的CMOS电路。 (1) F=(A·B·C)′ (2) F=(A+B+C+D)′