第5章

版 图 设 计







集成电路设计完毕后，则开始设计集成电路的版图(Layout)，以便进行制版，完成工艺流片。本章讨论集成电路的版图设计以及版图EDA工具的使用。

5.1版图概述

集成电路的版图是指集成电路工艺制造厂家(Foundry)所定义的工艺层次几何图形。这些版图几何图层包括N阱、有源区、多晶硅、N注入、P注入、接触孔、金属层、通孔、焊盘开窗区等。表51所示为某工艺的版图层次示例。GDSII(GDS2或GDS)是通用的版图数据格式文件。版图GDS数据交给工艺厂家后，根据版图GDS数据制造掩膜版(Mask，也称为“光罩”)。值得注意的是，在版图设计阶段绘制的各个版图层次并不是最终进行工艺流片时采用的掩膜版的层次，流片时采用的掩膜版是根据版图层次进行运算形成的集成电路工艺掩膜版需要的图形。


表51某工艺的版图层次示例




版图绘制图层名称GDS层号描述

NW1N阱(NWELL)
ACT2有源区(Active)
GATE 12多晶硅栅(Poly Gate)
NPLUS 13N+S/D注入
PPLUS14P+S/D注入
ESD15ESD 注入
SAB16非硅化区定义
CT17接触层(Contact)
PA18PAD开窗区
M121金属层1(Metal1)
M222金属层2(Metal2)
M323金属层3(Metal3)
M424金属层4(Metal4)
M525金属层5(Metal5)
M626金属层6(Metal6)
M727金属层7(Metal7)
MV131通孔1(Via1)
MV232通孔2(Via2)
MV333通孔3(Via3)
MV434通孔4(Via4)
MV535通孔5(Via5)
MV636通孔6(Via6)
PSUB250多电源隔离衬底区域定义
prBoundary60单元布局边界标识层
M1_TEXT131Metal1文本标识层
M2_TEXT132Metal2文本标识层
M3_TEXT133Metal3文本标识层
M4_TEXT134Metal4文本标识层
M5_TEXT135Metal5文本标识层
M6_TEXT136Metal6文本标识层
M7_TEXT137Metal7文本标识层
SRING143封装隔离环区域定义(Seal Ring)



版图设计要遵循特定工艺厂家的版图设计规则。版图设计规则是一套图形设计规则的组合，如图51所示。版图设计规则是连接集成电路工艺制造厂家和集成电路设计者的桥梁。在图51所示的范例中，A与B表示不同的图形，图形之间的关系包括宽度(或长度)、间距、包围、延伸等图形尺寸规则，相关描述如表52所示。




图51基本版图规则关系图示




表52基本版规则关系说明




定义符号规 则 示 例说明

宽度(或长度)W(或L)最小宽度图形的宽度W和长度L，版图上的几何图形的宽度或长度必须大于一个最小值
尺寸s最小或固定尺寸版图中的方形图形的尺寸。一般规定接触孔（Contact）或通孔（Via）具有固定尺寸
间距dA与A′图形之间的最小间距同一层中两个排他对象之间的距离
延伸距离dA与B外延长边沿最小距离两个交叠图形之间的外边沿之间的距离
包围距离dB包围A的最小距离包围图形内边沿之间的距离
交叠距离dA与B交叠部分的最小距离交叠图形内边沿之间的距离



5.2版图设计技术

随着CMOS工艺的发展，集成电路经历了从低速、低复杂性、高电压向高速、高复杂性、低电压的发展，同时在同一块芯片上集成了越来越多的功能模块，混合信号集成电路已经变得很常见。在数字电路版图设计中，主要需要考虑在保证逻辑门性能的情况下占用尽量小的芯片面积。而在模拟或混合信号集成电路设计中，相对于数字信号，较弱的模拟信号更容易受到干扰，因此模拟集成电路的版图布局显得尤为重要，其核心问题是匹配和抗噪声干扰。

5.2.1MOS晶体管

在数字集成电路中，逻辑电路通常尽量采用最小尺寸，但在需要大驱动以及提高速度的电路部分，也会需要大尺寸的MOS晶体管，如I/O驱动电路中的MOS晶体管则需要更大的尺寸。而MOS模拟集成电路中，则更要经常实现大尺寸的晶体管。为了减小漏源结面积及栅电阻，这种大尺寸的晶体管常常采用叉指型结构，如图52所示。



图52叉指型MOS晶体管


对于级联的晶体管，若两个晶体管具有相同的栅宽，则版图可以简化。如图53(a)所示，M1的漏和M2的源共用一个区域，如果不必提供接触孔，则可以简化成如图53(b)所示的版图形式。若需要大尺寸的元器件，可以采用并联的形式，图53(c)给出了等效电路图，其版图减少了连线及接触孔(或通孔)的数量，因此可以降低芯片面积占用，在数字电路逻辑门设计中经常会被采用。




图53栅宽相同的共源共栅电路及版图


5.2.2对称性

对称性对于集成电路版图设计很重要，尤其是模拟集成电路设计。对称性对于诸如存储器这样的数字电路也同样重要。在模拟电路中，元器件的不对称性会引入放大器的失调，降低电路的共模抑制比，产生偶次非线性失真等。对于如图54(a)所示的差动对的版图设计，应考虑将差动对的两个晶体管放置在同一方向上，并且周围的环境要一致。图54(b)的两个晶体管没有放置在同一朝向上，会产生较大失配。图54(c)和图54(d)都是较好的选择，由于图54(c)的两个晶体管所处的环境大致相同，因此这个方案更好一些。当在两个晶体管附近有金属走线时，也应使两个晶体管的情况一致，如当其中一个晶体管边有走线时，另一个晶体管边也应放置一条相同的走线，如图54(e)所示。由于工艺总会存在偏差，会造成沿硅片不同方向的杂质浓度不同，对匹配要求高的尺寸较大的器件，可以采用“共中心”的版图布局，以减小器件的失配，如图54(f)所示。



图54版图的对称性


对称性原则不仅适用于MOS晶体管等有源器件，也适用于电阻、电容等无源器件，在连线版图以及整体布局时也同样需要考虑对称性。

5.2.3无源器件

在集成电路中，比较难实现的元器件就是无源器件，因其制造精度较有源器件更难控制，造成模拟工艺相较于数字工艺通常要落后约两年。因此，在无源器件的版图设计中更需要特殊考虑。通常，匹配问题仍是主要考虑的因素。

1. 电阻

在CMOS工艺中，可以利用N阱、N+/P+或多晶硅等区域形成电阻。电阻的版图设计通常有两种形式： 蛇形电阻和单位电阻。如图55所示，蛇形电阻比较节省芯片面积，但精度较差。如果需要精确匹配，可以设计成单位电阻形式，采用一致电阻值的电阻阵列，端头采用金属连接，R1和R2交错分布，并且在电阻阵列的边缘作虚拟电阻，以保证电阻的匹配，如图55（b）所示。在电路设计时，电路的特性尽量采用电阻比的形式呈现，因为在实现时电阻比值可以达到较高精度。类似于MOS晶体管，为了进一步提高电阻的匹配性，也可以采用共中心方案，如图55(c)所示。




图55电阻的版图设计


2. 电容

在CMOS工艺中，可以采用各种导电层与介质层形成电容，如多晶硅与扩散区之间、多晶硅与多晶硅之间、金属层与多晶硅之间、金属层与金属层之间等。另外，在一些混合信号工艺中，为了提高单位面积电容值，在金属层之间的介质层中插入一层特殊的金属层作为电容的上极板，形成了具有更大单位电容值、更加贴近平板电容的MIM电容，其具有更高的精度。由于利用CMOS平面工艺中的平板结构，因此电容的工艺实现精度要比电阻高，其绝对精度一般在5%~20%量级，而其相对精度则更高，取决于其尺寸和制造工艺，相对精度可以达到0.1%~1%量级甚至更高。



图56电容版图设计

同样，电容的版图设计也需要考虑匹配问题，尽量采用单位电容阵列的方式。图56所示为一种匹配较好的电容版图设计，外围采用虚拟电容，以保证匹配性，同时有N阱进行隔离，防止噪声干扰。电容上方尽量不走信号线，减小寄生电容的影响。由于电容的极板连线也会产生寄生电容，因此也考虑了电容极板连线的匹配，做出了极板连线端头，这样可以达到比较好的匹配效果。

3. 电感

在CMOS工艺中，片上电感一般采用如图57所示的螺旋结构。片上螺旋电感的结构参数包括直径D、线宽W、间距S以及圈数N。由于CMOS工艺是平面工艺，因此，其电感值一般都不大，而且由于存在寄生电阻和电容，因而其品质因数Q也不高。



图57CMOS工艺中的片上螺旋电感


在设计平面电感时基于以下考虑： 直径D受限于芯片面积的约束，线宽W、间距S和圈数N根据希望得到的电感值L、品质因数Q和谐振频率fSR进行优化。提高直径D有利于提高平面电感的品质因数Q，然而由于螺旋结构与衬底之间的寄生电容增大了，因而降低了谐振频率fSR。一般选择直径小于200μm。在线宽的设计方面，应选择尽量宽的线宽，这样可以降低寄生电阻R，从而提高品质因数Q，然而由于趋肤效应又会增加寄生电阻值，因而存在一个优化的宽度值，一般10μm<W<20μm。间距S应尽量小，这是由于增加间距会降低电感值L，一般采用工艺允许的最小间距。增加圈数N会增大电感值，然而又会受到直径D和线宽W的限制，一般根据其他参数的设计而定。

5.2.4连线

目前集成电路的特征尺寸越来越小，规模却越来越大，对于高速或高精度电路，连线上的寄生效应必须加以考虑。对于数字电路，连线上的分布电阻和分布电容会增大路径延迟，影响数字电路工作速度。对于小尺寸工艺，路径上的连线延迟已经成为数字集成电路中的主要延迟。除此之外，路径延迟的歪斜会影响集成电路的时序。在数字集成电路的布局布线EDA工具中，对这些延迟都要进行精确控制和处理。关于布局布线工具的内容将在后续章节进行讨论。

对于模拟集成电路，需要特别考虑信号线之间的互扰。特别是存在数字信号的混合信号集成电路，当数字信号线与模拟信号线距离较近时，大摆幅的数字信号线对微弱的模拟信号线会产生严重的干扰，如图58(a)所示，时钟信号以及数字信号A和Y会通过线间耦合电容对敏感的模拟放大器的输入输出进行干扰。

从版图布局上，可以让模拟信号线远离数字电路及数字信号线。然而，在混合信号集成电路中，在模拟电路以及模拟信号线周围不可避免地存在数字信号线。可以采用两种技术消除数字信号线对模拟信号线的干扰。第1种方法是采用差分电路，这样数字信号线对模拟信号线的干扰对于差分信号就成为共模干扰。如图58(b)所示，时钟线对vIN1和vIN2的干扰就变成了共模信号干扰，对于高共模抑制比的放大器，则可以消除或降低这种干扰。值得注意的是，时钟线对vIN1和vIN2的耦合路径长度应该保持一致，因此，在版图上加入了虚拟(Dummy)匹配线。



图58数字信号线对模拟电路的影响


第2种方法是对敏感的信号进行屏蔽，如图59(a)所示，大摆幅信号线直接对敏感的信号线造成了侵害。而在如图59(b)所示的布线方案中，将地线插入敏感的信号线与大摆幅的数字信号线之间，这样对敏感的信号线产生了屏蔽效果。对于屏蔽干扰要求更高的地方，可以采用图59(c)的方案，这样敏感的信号线就被地线(Ground)所包围，与外界的信号线进行隔离。




图59屏蔽线


5.2.5噪声及干扰

目前越来越多的芯片上同时集成了数字电路和模拟电路，也可称之为混合信号电路。在设计混合信号电路时将面临的衬底噪声耦合问题。这个问题在数模混合信号电路中尤为显著，数字信号的翻转会通过衬底耦合到模拟电路部分，如图510所示。



图510混合信号电路面临的衬底噪声耦合问题


为了减小衬底噪声耦合对敏感的模拟电路的影响，在电路设计时，模拟电路采用差分工作的方式，以提高对共模噪声的抑制。数字信号以互补的形式分布，从而减小净耦合噪声。另一种比较有效的方法是采用隔离环将敏感的模拟电路与其他产生噪声的电路进行隔离，利用注入比较深的阱阻止噪声电流在芯片表面流动，如图511所示。在数字电路和模拟电路的整体版图布局安排方面，数字电源和地(VDD和GND)与模拟电源和地(VDDA和GNDA)采用不同电源网络，在芯片上以及封装管脚上增加去耦合电容，以避免数字电路产生的信号干扰模拟电路的工作，如图512所示。模拟电源如果和数字电源的电压相等，也可以在PCB上连接在一起，但在每个模拟电源和数字电源的引脚处都要增加片外的去耦电容。



在整体布局中，除了采用隔离环等措施外，尽量使敏感的模拟电路远离数字信号区域。图513所示为一种可能的版图布局。另外，还有一种有效的措施，是在布局完成后，剩余的空间尽量地采用衬底接触或阱接触连接到地和电源上，一方面防止闩锁发生，另一方面也可减小衬底耦合噪声。



图511采用隔离环保护敏感电路的方案




图512数模混合芯片的模拟数字电源布线布局




图513一个混合信号芯片内的版图布局示例


5.3版图设计工具的使用

目前主流的版图设计工具主要有Cadence公司的Virtuoso、Synopsys公司的Laker以及华大九天等，版图设计的流程方法基本都是一致的，这里以Cadence的版图设计工具为例说明版图设计工具的使用。

首先确保执行目录下有display.drf文件。与电路设计一样，启动Cadence的设计环境平台，在命令提示符($)下执行



$ virtuoso &





与电路设计与仿真一样，首先需要建立一个设计库，同样可以在CIW或Library Manager中进行新设计库的建立。这里在Virtuoso的主界面CIW中执行Tools→Library Manager菜单命令，然后在打开的库管理器中执行File→New→Library菜单命令，如图514所示。设置库名为lab2，单击OK按钮。这里的建库步骤和电路仿真时建立设计库是一样的。但要注意的是，由于开展版图设计，因此建立的设计库中要包含进行集成电路版图设计的工艺信息。



如图515(a)所示，在Technology File for New Library对话框中选择Compile an ASCII technology file选项，单击OK按钮，弹出Load Technology File对话框，为新建立的库加载工艺厂家提供的ASCII工艺文件。或者依附(Attach)一个已有的工艺厂家提供的PDK库，如图515(b)所示，选择依附一个已经具有工艺属性的设计库，这样新建的设计库就会包含工艺厂家规定版图的图层等工艺信息。



图514在库管理器中建立设计库




图515建立新库的工艺文件


然后，在lab2设计库中建立一个版图视图（Layout View），在库管理器中执行New→Cell View菜单命令，弹出New File对话框。如图516所示，以一个反相器为例，在Cell文本框中输入需要创建的单元名称，View选择为layout，Type选择为layout，则工具会自动选择Layout工具，单击OK按钮，弹出版图编辑界面，如图517所示。这里同时为inv1单元建立电路图，即在New File对话框中View选择为schematic，Type选择为schematic，然后在电路图编辑界面中编辑inv1的电路图，过程与方式已介绍过，这里不再赘述。



图516建立新单元的版图及电路图




图517新单元的版图编辑界面


在版图编辑界面中，左侧是图层选择窗口(Layer Select Window,LSW)，对应工艺厂家工艺文件中所规定的图形信息。在其中选择图层，然后绘制各种图形。在版图编辑界面的底栏中有当前命令的提示以及鼠标键功能提示(鼠标左、中、右键)。版图编辑界面的菜单栏中有包含文件操作、编辑、查看、创建等版图相关的命令，如图518所示。而常用的版图编辑命令也以按钮的形式出现在版图编辑界面顶部的工具栏中。



图518版图编辑常用的菜单命令


这里不对菜单命令一一介绍，而是伴随命令或菜单在后续使用过程中进行描述及说明。

至此，已经简单介绍了版图设计工具的初步使用，下面结合具体的基本电路进行版图设计方法的介绍。

5.4基本版图设计

前面已经介绍过PDK的概念。在PDK中，常用元器件的版图已经创建为单元，并且是参数化的。电路及版图设计者在使用时，只需要进行单元例化，并输入需要的参数，即可生成需要的元器件版图，这些版图的图层之间均符合相应工艺厂家的设计规则。下面以一个反相器的设计为例说明基本版图设计方法。首先采用PDK的元器件完成反相器电路的设计，如图519所示。电路图的编辑采用第4章的流程和方法，这里不一一赘述。为了能够使用工艺厂家提供的PDK，注意需要将PDK加入库中。在库管理器中执行Edit→Library Path菜单命令，弹出Library Path Editor对话框，在其中输入PDK库名称以及相应的路径，或者在cds.lib文件中指明PDK库的路径。



图519inv1单元的电路图




图520Display Options对话框


按照设计的电路图开展版图的设计。在版图设计前，要注意设置版图的格点，执行Options→Display菜单命令，弹出Display Options对话框。如图520所示，在Grid Controls区域设置格点。格点的大小需要根据工艺手册选取，这里X Snap Spacing为0.005，Y Snap Spacing为0.005，然后单击Save To按钮保存。


如图521所示，从PDK中选择NMOS晶体管NCH和PMOS晶体管PCH，在View下拉列表中选择Layout，按照电路的尺寸输入相应的参数。不同厂家提供的PDK中元器件的参数可能会不一样，但基本参数都会提供。例如，这里的MOS器件的参数都会提供栅长(Length)、栅宽(Width)，总栅宽(Total Width)=晶体管叉指栅宽(Finger Width)×叉指数(Fingers)。本例中，PMOS和NMOS晶体管的栅长都为130nm。PMOS单个叉指栅宽为300nm，叉指数为2，因此总栅宽为600nm； NMOS单个叉指栅宽为200nm，叉指数为2，因此总栅宽为400nm。除此之外，一些工艺厂家为了方便设计，在PDK中还提供很多的功能，如可以选择栅的端头的连接方式、源漏区的连接方式、晶体管衬底或阱的连接(Tap)的方式等。本例采用PDK形成的NMOS和PMOS晶体管版图如图522所示，其中图522(b)包含了晶体管的衬底或阱的连接(Tap)。



图521采用PDK中的NMOS和PMOS晶体管





图522采用PDK形成的NMOS和PMOS晶体管版图


如果插入的元器件版图的参数数据填写错误，可以选中元器件后使用属性(Properties)命令修改器件的参数，在弹出的Edit Instance Properties对话框中按照需要修改相关参数，单击Apply按钮后生效，如图523所示。



图523修改PDK中元器件的例元属性


NMOS晶体管的衬底端B需要连接在衬底上，PMOS晶体管的衬底端B需要连接在N阱中。如果在插入PDK元器件时没有选择衬底或阱的连接(Tap)，或者工艺厂家提供的PDK没有提供此功能选项，则可以手工插入相关有源区形成阱接触或衬底接触。例如，对于NMOS晶体管，执行Create Via命令(快捷键为O)，弹出Create Via对话框，如图524所示。Via的类型选择M1_ACT，即M1和有源区的Via，按照需要填入相应的行(Rows)数目和列(Columns)数目。对话窗口中的其他参数是工艺文件所规定的，一般不需要改变，当然也可按照需要并且遵循工艺设计规则填写。这里需要注意的是，创建Via需要工艺厂家提供的工艺文件中有相应的Via图形与其他图层之间关系的定义，如果工艺文件中没有提供这部分定义，则不能正确执行Create Via命令。



图524Create Via对话框



这里通过Create Via命令创建了Active+Contact+Metal1的图形。由于希望创建的是NMOS晶体管在P型衬底上的衬底接触，还需要规定有源区的类型，因此这里首先选择PPLUS图层，然后使用创建矩形的命令(快捷键为R)，按照设计规则要求在有源区外形成PPLUS图层，如图525所示。在执行创建矩形的命令过程中，按照版图编辑界面的底栏中的当前命令提示使用鼠标键，即在创建矩形的命令生效时先单击一次确定矩形的第1个坐标，然后再单击确定矩形的第2个坐标并完成矩形的绘制。其他图层均可按照该方法进行创建。



图525在M1_ACT基础上添加PPLUS图层


值得一提的是，是否需要在Create Via命令创建的Active+Contact+Metal1图形的基础上再增加PPLUS实现衬底接触，要看工艺厂家提供的工艺文件的定义，有些工艺厂家直接就规定了Active+PPLUS+Contact+Metal1的关系，直接通过Create Via命令创建这个衬底接触就可以了。阱接触也是如此。


如图526(a)所示，选择GATE图层，采用PATH(连线，快捷键为P)命令连接两个晶体管的栅，弹出Create Wire对话框。如图526(b)所示，在Width文本框中输入连线的宽度，还可以在Snap Mode下拉列表中选择对齐方式，可以按需要选择任意角度、正交、X方向、Y方向等，推荐选择orthogonal(正交)方式。图526(c)所示为创建连线的局部效果。图526(d)所示为连接MOS晶体管的GATE图层的整体效果。




图526选择GATE图层并连线




图526（续）


然后采用Create Via命令创建GATE和M1的Contact组合图形M1_GATE，如图527所示。使用Create Label命令(快捷键为L)在M1_TEXT图层打上标签A，这样形成inv1单元的输入。

采用同样的方式依次选择M1图层，采用Path或矩形命令连接inv1单元的输出、电源和地，并分别在M1_TEXT图层打上Y、vdd！、gnd！标签，最终的inv1单元整体版图如图528所示。打标签时注意标注点(即十字叉点)要放在相应的连线层(多晶硅、金属层)图形内，而不能放在图形的外部。




图527创建GATE和M1的Contact组合图形



图528inv1单元整体版图


需要注意的是，不同的工艺厂家提供的工艺图层的定义是不同的，因此读者在开展版图设计前要仔细阅读工艺文件。另外，有的工艺规定每个层次都有不同的目的，如有的工艺厂家定义Metal1有Drawing层MET1(drw)和Label层MET1(lbl)，用Drawing层绘制图形，而用Label层标注名称。

5.5版图设计文件导出

在完成版图设计后，可以将版图数据导出为GDS数据，交给其他工具进行版图验证，待整个芯片的版图设计完成后，同时也需要导出GDS数据交给工艺厂家，工艺厂家将根据版图数据形成掩膜版进行集成电路的生产与制造。

这里仍以inv1单元版图为例，介绍导出GDS数据的操作。在CIW中执行File→Export→Stream菜单命令，如图529所示，弹出XStream Out窗口。



如图530所示，单击Library文本框右侧的按钮，弹出Select lib,cells and views对话框，选择准备导出的设计单元。如图531所示，选择lab2库中inv1单元的layout视图，单击OK按钮，导出的设计单元信息就自动填入了图530 XStream Out窗口中的相应文本框，导出文件名称为inv1.gds。在Log File文本框中，工具自动填入strmOut.log，用来记录数据导出的日志报表。当然，以上内容均可按需要手工填写。




图529导出GDS数据文件菜单命令




图530XStream Out窗口






图531Select lib,cells and views对话框


进一步地，如果还想了解导出数据的总结内容报表，可以在XStream Out窗口的Log File部分的Summary File文本框中输入报表名称，如strmSum.log，如图532所示。Summary File文本框中如果不填写任何文件名，则不会产生相应的总结内容报表。



图532产生GDS总结内容报表


对于Layer Map文本框，需要输入版图设计与GDS层号的对应关系，即如表51所示的绘制图层与GDS层号的关系。如果在版图库建库时编译的工艺文件中包含streamLayers的定义，则Layer Map文本框可以空着，这样会按照当初版图设计库中工艺文件中的streamLayers定义导出GDS数据文件。如果版图库的工艺文件中没有包含streamLayers的定义，则需要在Layer Map文本框中输入内容，如图533所示。示例文件layer_mapping.map的部分内容如图534所示，其中第1列为绘制的版图图层名，第2列为版图图层的目的，一般是为了区分drawing、label、pin等不同目的的图层，第3列是导出GDS的图层号，第4列是GDS的图层的数据类型，与绘制版图的图层目的对应。




图533指定Layer Map文件




图534layer_mapping.map示例文件部分内容



设置完成后，单击Translate或Apply按钮，就会执行GDS数据文件的导出。待导出完成后，弹出如图535所示的对话框，说明正常导出GDS完毕。如果出现问题，如Warning或Error提示，可以通过查看strmOut.log日志文件查找问题的原因。如果没有问题日志文件strmOut.log，则报告导出GDS的基本过程信息，strmOut.log文件部分内容如图536所示。如果想要了解导出GDS的具体信息，如图层对应关系、单元信息等，则可以在生成的strmSum.log文件中查阅，如图537所示。




图535导出GDS结束




图536strmOut.log文件部分内容





图537strmSum.log文件部分内容


5.6本章小结

本章介绍了版图设计的基本概念、技术以及工具的使用。版图设计的核心目标是在保证电路物理实现时功能和性能的前提下尽量减小芯片面积消耗。对于模拟集成电路，版图设计主要需要考虑的是对称性和匹配性。同时，如果还存在数字电路，还应考虑噪声干扰的抑制。本章介绍了版图设计工具的使用方法，以便读者可以快速上手掌握版图设计。每种版图设计工具都具有其各自强大的功能，这里就不一一介绍了，读者可以参考相关工具的用户手册以及参考手册。