第5章
CHAPTER 5


触发器






本章讨论的触发器是双稳态触发器，简称触发器。首先介绍触发器的特点，其次介绍各种
不同结构触发器的工作原理及特点，重点讨论触发器的逻辑功能、触发方式和应用触发器的一些实际问题。
5.1触发器的特点
在数字系统中，二进制信息除了参加算术和逻辑运算，有时还需要将这些信息暂时保存起来。触发器是用来保存二进制信息的基本单元电路，在数字电路中被广泛采用。
触发器有两个稳定状态，即0状态和1状态。在控制信号的作用下，它既可以被置成0状态，也可以被置成1状态； 在控制信号不起作用时，触发器的状态保持不变，因而具有记忆功能。
触发器有两个输出端，即Q和端，正常情况下它们以互补的形式出现。当Q=0(=1)时，触发器的状态定义为0状态； 当Q=1(=0)时，触发器的状态定义为1状态。当Q==1或Q==0时，触发器的状态既不是“1”状态，也不是“0”状态。
触发器在接收信号前的状态定义为现态，用Qn表示，接收信号后的状态定义为次态，用Qn+1表示。使触发器输出状态改变的输入信号称为触发信号，触发信号的形式称为触发方式，根据触发信号的不同形式可分为电平触发方式、脉冲触发方式和边沿触发方式，触发器输出状态的改变称为翻转。不同的触发器具有不同的逻辑功能，在电路结构和触发方式方面也有不同的种类。根据电路功能，触发器可分为RS触发器、JK触发器、D触发器等。根据电路结构，触发器可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。
5.2RS触发器
5.2.1基本RS触发器

基本RS触发器是触发器中结构最简单的一种触发器，其主要功能有两个，即清0或置1，因而又称为清0、置1触发器。
1. 电路结构
基本RS触发器由两个与非门交叉相连构成，如图5.2.1(a)所示，图5.2.1(b)为逻辑符号。两个门的输出端分别称为Q和，正常工作时, Q和是互为取非的关系。基本RS触发器有两个输入端： 端和端，端称为置1端，端称为置0端。


图5.2.1基本RS触发器








2. 工作原理
根据输入信号、不同状态的组合，触发器的输出与输入之间的关系有4种情况，现进行如下分析。 
1) =1，=0
因为门G1有一个输入端是0，所以输出端Q=1； 门G2的两个输入端全是1，则输出=0。可见，当=1，=0时，触发器被置于1态，称触发器置1(或称置位)。当置1端由0返回1时，门G1的输出端Q仍然为1，这是因为=0，使门G1的输入端中仍有一个为0，可见当=1，=1时，不改变触发器的状态，即当去掉置1输入信号=0后，触发器保持原状态不变，触发器具有记忆功能。
2) =0，=1
因为门G2有一个输入端是0，所以输出端=1； 门G1的两个输入端全是1，则输出端Q=0。可见，当=0，=1时，触发器置0(或称复位)。当置0端再返回1时，门G2的输出仍为1，因为Q=0使门G2的输入端中仍有一个为0，这时触发器保持原状态不变。
3) R=1，=1
前面的分析表明，在置1信号(=1，=0)作用之后，返回1时，=1，=1，触发器保持1态不变； 在置0信号(=0，=1)的作用之后，返回到1时，即=1，=1，触发器保持原来的0态不变。
4) =0，=0
在此条件下，两个与非门的输出端Q和全为1，这违背了Q和互补的条件，而在两个输入信号都同时撤去(回到1)后，由于两个门传输时间的差异，触发器的状态将不能确定是1还是0，因此称这种情况为不定状态，应当避免。
3. 特性表和波形图
综上所述，基本RS触发器输入输出关系可以用特性表来表示，如表5.2.1所示，表中“×”表示触发器输出的不确定状态，可当作无关项处理。由于置1信号=0和置0信号=0都是低电平，即引起触发器状态改变的触发信号是电平信号的形式，这种触发方式称为电平触发方式，分高电平触发和低电平触发两种。逻辑符号如图5.2.1(b)所示，端和端的小圆圈表示是低电平触发，如果没有小圆圈，则表示是高电平触发。


表5.2.1基本RS触发器的特性表



QnQn+1

000×
001×
0100
0110
1001
1011
1100
1111
基本RS触发器的输入、输出关系也可以用波形图来表示，如图5.2.2所示。图中实线波形忽略了门的传播延迟时间，只反映输入、输出之间的逻辑关系。当触发器置0端和置1端同时加上宽度相等的负脉冲时(假设正跳和负跳时间均为0)，在两个负脉冲作用期间，门1和门2的输出都是1； 而当两个负脉冲同时消失时，若门1的传播延迟时间tpd1较门2的传播延迟时间tpd2小，触发器将建立稳定0态； 若tpd2< tpd1，触发器将建立稳定1态。通常，两个门之间的传播延迟时间tpd1和tpd2的大小关系是不知道的，因而，两个宽度相等的负脉冲从和端同时消失后，触发器的状态是不确定的，图5.2.2中虚线表示不确定状态。


图5.2.2基本RS触发器输入、输出波形


基本RS触发器除了可用与非门构成，还可用其他逻辑门实现，图5.2.3(a)是利用或非门构成的基本RS触发器的逻辑图，其逻辑功能与与非门基本RS触发器触发相同，即具有置0、置1和保持功能，但触发电平与与非门基本RS触发器不同，是高电平触发，因此逻辑符号中R、S输入端没有小圆圈，如图5.2.3(b)所示。对于图5.2.3所示电路逻辑功能分析，读者可自行分析。


图5.2.3用或非门构成的基本RS触发器


4. 基本RS触发器的应用举例
在数字系统中，操作人员用机械开关对电路发出命令信号。机械开关包含一个可动的弹簧片和一个或几个固定的触点。当开关改变位置时，弹簧片不能立即与触点稳定接触，存在跳动过程，会使电压或电流波形产生“毛刺”，如图5.2.4(a)和图5.2.4(b)所示。在电子电路中，一般不允许出现这种现象。如果用开关的输出直接驱动逻辑门，经过逻辑门整形后，输出会有一串脉冲干扰信号导致电路工作出错。


图5.2.4利用基本RS触发器消除开关振动影响


利用基本RS触发器的记忆作用可以消除上述开关振动所产生的影响，开关与触发器的连接方法如图5.2.4(c)所示。设单刀双掷开关原来与B点接通，这时触发器的状态为0。当开关由B拨向A时，其中有一短暂的浮空时间，这时触发器的R、S均为1，Q仍为0。中间触点与A接触时，A点的电平由于振动而产生“毛刺”。但是，B点已经为高电平，A点一旦出现低电平，触发器的状态翻转为1，即使A点再出现高电平，也不会再改变触发器的状态，所以Q端的电压波形不会出现“毛刺”现象，如图5.2.4(d)所示。

5.2.2同步RS触发器
前面介绍的基本RS触发器的触发翻转过程直接由输入信号控制，而在数字系统中，常常要求触发器按各自输入信号所决定的状态在规定的时刻触发翻转，为此，在基本RS触发器中增加了时钟脉冲控制信号，构成同步RS触发器。
1. 电路结构
如图5.2.5(a)所示为同步RS触发器的电路结构，它在基本RS触发器的基础上增加两个与非门和一个时钟脉冲输入端CP。同步RS触发器的触发方式为脉冲触发方式，分为正脉冲触发和负脉冲触发两种，其逻辑符号如图5.2.5(b)所示。


图5.2.5同步RS触发器


2. 工作原理
由图5.2.5(a)可知，输入信号R、S要经过门G3、门G4两个引导门的传递，这两个门同时受CP信号控制。
当CP=0时，无论输入端S和R取何值，门G3和门G4的输出端始终为1，所以，由门G1和门G2组成的基本RS触发器处于保持状态。

当时钟脉冲到达时CP端变为1，R和S端的信息通过引导门反相之后，作用到基本RS触发器的输入端。在CP=1的时间内，当S=1，R=0时，触发器置1； 当S=0，R=1时，触发器置0； 若两个输入皆为0(S=R=0)时，触发器输出端保持不变，若两个输入皆为1(S=R=1)时，则基本RS触发器的两个输入端全为0，两个输出端全为1，时钟脉冲结束时，触发器的状态是不确定的，至于进入1状态还是0状态，取决于G1和G2传输时间的差异。
3. 特性表和特性方程
触发器现态Qn和次态Qn+1之间的转换关系可用触发器的特性表来表示，如表5.2.2所示。表中“×”表示S=R=1时，触发器为不确定状态，为避免触发器的不确定状态，S、R的取值不能同时为1，这就是RS触发器的约束条件。由特性表可得到Qn+1的卡诺图，如图5.2.6所示，化简后的表达式为

Qn+1=S+Qn

SR=0(5.2.1)

式(5.2.1)称为同步RS触发器特性方程。


表5.2.2同步RS触发器的特性表



SRQnQn+1

0000
0011
0100
0110
1001

1011
110×
111×


图5.2.6Qn+1的卡诺图


触发器的功能还可以用状态转换图表示，同步RS触发器的状态转换图如图5.2.7所示。图中两个圆圈内标的1和0，表示触发器的两个状态，带箭头的弧线表示状态转换的方向，箭头指向触发器次态，箭尾为触发器现态，弧线旁边标出了状态转换的条件。


图5.2.7RS触发器的状态转换图


根据上述分析，同步RS触发器具有如下特点。

同步RS触发器的翻转是在时钟脉冲的控制下进行的，触发方式属于脉冲触发方式。在正脉冲触发方式下，当CP=1时，接收输入信号，允许触发器翻转； 当CP=0时，封锁输入信号，禁止触发器翻转。

由于触发器在CP为高电平时翻转，在CP为1的时间间隔内，R、S的状态变化就会引起触发器状态的变化。因此，这种触发器的触发翻转只能控制在一个时间间隔内，而不是控制在某一时刻进行。

例5.2.1如图5.2.5所示的同步RS触发器的CP、S、R的波形如图5.2.8所示，试画出Q和的波形，设初始状态Q=0，=1。

解在第1个和第2个CP=1的作用时间内，R=0、S=1没有改变，因此在第1个CP=1的起点至第2个CP=0的终点时间内，输出Q=1，=0。在第3个和第4个CP=1的作用时间内，R、S都发生了变化，因而输出也随之变化，输出Q和的波形如图5.2.8所示。


图5.2.8例5.2.1的图


5.2.3主从RS触发器
由于同步RS触发器的翻转时刻只能控制在一段时间内，而不是控制在某一时刻进行，因此这种工作方式的触发器在应用中受到一定限制。要使触发器的翻转能控制在某一时刻，可采用主从RS触发器。
1. 电路结构
主从RS触发器由两级同步RS触发器构成，其中一级接收输入信号，其状态直接由输入信号决定，称为主触发器； 还有一级的输入与主触发器的输出连接，其状态由主触发器的状态决定，称为从触发器，从触发器的状态即整个触发器的状态。主从RS触发器的逻辑图和逻辑符号如图5.2.9所示，两个触发器的逻辑功能和同步RS触发器的逻辑功能完全相同，时钟为互补时钟。


图5.2.9主从RS触发器的逻辑图和逻辑符号


2. 工作原理
(1) 当CP=1时，主触发器的输入门G7和门G8打开，主触发器根据R、S的状态触发翻转。对于从触发器，CP经门G9反相后加于它的输入门为逻辑0电平，门G3和门G4封锁，其状态不受主触发器输出的影响，或者说这时保持状态不变。
(2) CP由1变0后，情况则相反，门G7和门G8被封锁，输入信号R、S不影响主触发器的状态。而这时从触发器的门G3和门G4打开，从触发器可以触发翻转，其状态为主触发器的状态，从触发器的翻转是在CP由1变0时刻(CP的负跳沿)发生的。
(3) CP达到0电平后，主触发器被封锁，其状态不受R、S的影响，触发器的状态也不可能再改变。
从工作原理看，主从触发器具有如下特点。
(1) 由两个同步RS触发器即主触发器和从触发器组成，它们受互补时钟脉冲控制。
(2) 触发器在时钟脉冲作用期间(本例为CP高电平)接收输入信号，只在时钟脉冲的跳变沿到来前一瞬间(本例为负跳沿，在逻辑符号中，时钟脉冲输入端CP带有小圆圈)，由主触发器的状态，即R、S的状态，决定触发器的状态，故属于边沿触发方式。在时钟脉冲跳变后(本例为负跳变)封锁输入信号，触发器的状态保持不变。
(3) 对于负跳沿触发的触发器，输入信号应在CP正跳沿前加入，并在CP正跳沿后的高电平期间保持不变，为主触发器触发翻转做好准备，若输入信号在CP高电平期间发生改变，将可能使主触发器发生多次翻转。
3. 特性表和特性方程
由以上分析可知，主从RS触发器与同步RS触发器从逻辑功能方面看是相同的，两者的差异仅仅是触发器状态转换的时间不同，因此，两者具有相同的特性表和特性方程。

5.2.4集成RS触发器
TTL集成主从RS触发器74LS71的逻辑符号和引脚分布如图5.2.10所示。该触发器有3个S端和3个R端，分别为与逻辑关系，即1R=R1·R2·R3，1S=S1·S2·S3，使用中如有多余的输入端，要将它们接至高电平。触发器带有置0端D和置1端D，它们的有效电平均为低电平。74LS71的功能如表5.2.3所示。 


图5.2.10TTL集成主从RS触发器




表5.2.3TTL集成主从RS触发器功能表



输入输出

预置D置0D时钟CP1S1RQn+1n+1
01×××10
10×××01
1100Qnn
111010
110101
1111不定不定

由表5.2.3可知，触发器具有置1、置0功能，当置1端加低电平，置0端加高电平时，触发器置1，反之触发器置0。置1和置0与
CP无关，这种方式称为直接置1(或异步置1)和直接置0(或异步清0)，D、D称为异步输入端，不受时钟控制。而R、S称为同步输入端，正常工作时，置1端和置0端必须都加高电平，且在时钟脉冲作用下，R、S输入端才起作用。
5.3JK触发器
由于主从RS触发器输入信号R、S的取值不能同时为1，这一因素限制了RS触发器的实际应用。JK触发器的输入信号J、K的取值不受限制，从而解决了这一问题。
5.3.1主从JK触发器
1. 电路结构
主从JK触发器是在主从RS触发器的基础上稍加改动而产生的，负跳沿主从JK触发器的逻辑图和逻辑符号如图5.3.1所示。在图5.3.1中，主RS触发器的R端和S端分别增加一个2输入的与门G10和G11，与门G10的2个输入端一个作为信号输入端J，另一个接触发器输出端，而与门G11的2个输入端一个作为信号输入端K，另一个接触发器输出端Q。无论触发器处于0状态还是1状态，门G10和G11总有一个输出0，这样就避免了RS触发器中R、S同时为1的情况，所以，J、K的取值不再受限制。
2. 特性方程
由图5.3.1可得

S=Jn

R=KQn

将上式代入RS触发器的特性方程即式(5.2.1)，可得到JK触发器的特性方程

Qn+1=Jn+KQnQn=Jn+Qn(5.3.1)



图5.3.1负跳沿主从JK触发器


3. 逻辑功能
由式(5.3.1)可知，当J=K=1时，Qn+1=n，即每输入一个时钟脉冲，触发器翻转一次，触发器的这种工作状态称为计数状态，由触发器翻转的次数可以计算出输入时钟脉冲的个数。当J=K=0时，Qn+1=Qn，触发器状态保持不变。当J≠K时，Qn+1=J。可见，JK触发器具有置0、置1保持和翻转的功能，是功能最全、使用最多的一种触发器。JK触发器的特性如表5.3.1所示，状态转换图如图5.3.2所示。


图5.3.2JK触发器状态转换图




表5.3.1JK触发器特性表



JKQnQn+1功能



0000
0011保持


续表


JKQnQn+1功能



0100
0110置0


1001
1011置1


1101
1110翻转
例5.3.1设负跳沿触发的主从JK触发器的时钟脉冲和J、K信号的波形如图5.3.3所示，画出输出端Q的波形。设触发器的初始状态为0。


图5.3.3例5.3.1的波形图


解根据式(5.3.1)或表5.3.1或图5.3.2，可画出Q端的波形，如图5.3.3所示。
从图5.3.3可以看出，触发器的触发翻转发生在时钟脉冲的下跳沿，如在第1、2、3、4、5个CP脉冲下跳沿，Q端的状态改变一次； 判断触发器次态的依据是下跳沿前一瞬间输入端的状态。
4. 主从JK触发器的一次变化现象
由图5.3.1可知，由于输出端和输入端之间存在反馈连接，若触发器处于0态(相当于K=0)，当CP=1时，主触发器只能接受J端的信号，一旦主触发器进入1态，即使J由1变为0，由于门G10、门G11的输出均为0，主触发器保持1态，不可能回到0态。若触发器处于1态，=0(相当于J=0)，当CP=1时，主触发器只能接受K端的信号，一旦主触发器进入0态，即使K由1变为0，或由0变为1，都不能改变主触发器的0态。所以在CP=1期间，主触发器状态只能改变1次，在CP的下跳沿，从触发器与主触发器状态取得一致，而与J、K取值无关。这种情况称为主从结构JK触发器的一次变化现象。
例5.3.2负跳沿触发的主从
JK触发器的时钟信号CP和输入信号J、K的波形如图5.3.4所示，在信号J的波形图上用虚线标出
干扰信号，画出在干扰信号影响下Q端的输出波形。设触发器的初始状态为1。


图5.3.4例5.3.2的波形图


解(1) 第一个CP的高电平期间，J=0，K=1，因此CP的负跳到来触发器应翻转为0。
(2) 第二个CP的高电平期间，由图5.3.1分析可知，干扰信号出现前，主触发器和从触发器的状态是Q′=0，′=1和Q=0，=1。当干扰信号出现时，J由0变为1，门G10的两个输入端都为1，其输出为1，使门G8输出变为0，因而使Q′=1，′=0，由于干扰信号的产生使主触发器的状态由0变为1。
干扰信号消失后，主触发器的状态是否能恢复到原来的状态呢?由于′=0，已将门G6封锁，门G8的输出变化不会影响Q′的状态，也就是J端的干扰信号的消失不会使Q′恢复到0。因此第2个CP的负跳沿到来后，触发器的状态为Q=Q′=1。如果J端没有正跳变的干扰信号产生，根据J=0，K=1的条件，触发器的正常状态应为Q=0。由此得知，当Q=0时，在CP=1期间，J由0变为1，主触发器的状态只能根据输入信号改变一次，即一次变化现象。并非在所有条件下都会出现一次变化现象。根据电路的对称性，不难理解，当满足条件Q=1时，在CP=1期间，信号K由0变1，也会产生一次变化现象。只有在这两种条件下主从触发器会产生一次变化现象。
(3) 对应于第3个、第4个CP的输入条件都是J=1，K=0，所以Q=1。
由以上分析可知，JK主从触发器具有如下特点。
(1) 触发器在时钟脉冲作用期间(本例为CP高电平)接收输入信号，在时钟脉冲的跳变沿(本例为负跳沿，在逻辑符号中，时钟脉冲输入端CP带有小圆圈)触发翻转，在时钟脉冲跳变后(本例为负跳变)封锁输入信号。
(2) 在CP=1期间，只要J、K状态保持不变，触发器的次态取决于时钟CP下降沿到来前一瞬间J、K的取值。
(3) 主触发器的状态只能根据输入信号改变一次。
主从触发器在使用过程中，为避免出现一次变化现象，对于负跳沿触发的触发器，输入信号应在CP正跳沿前加入，满足建立时间tset，并保证在时钟脉冲的持续期内输入信号保持不变，时钟脉冲作用后，输入信号不需要保持一段时间，因而保持时间为零。
5.3.2边沿JK触发器
负跳沿触发的主从JK触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，或改变J、K的状态，就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性也就降低了。
1. 电路结构
边沿JK触发器有多种结构，共同特点是在时钟的跳变沿到来时，根据输入信号J、K的状态决定触发器的状态。图5.3.5(a)是利用门电路的传输延迟时间构成的下降沿触发的边沿JK触发器，图中的与非门G3、G4的传输时间比其他6个门组成的触发器的传输时间要长得多(由制造工艺保证)。图5.3.5(b)是下降沿触发的边沿JK触发器的逻辑符号。


图5.3.5下降沿触发的边沿JK触发器


2. 工作原理
(1) CP=0时，触发器处于一个稳态。
CP为0时，门G4、G3被封锁，不论J、K为何状态，Q3、Q4均为1； 另外，门G12、G22也被CP封锁，因而由与门和或非门组成的触发器处于一个稳定状态，使输出Q、状态不变。
(2) CP由0变1时，触发器不翻转，为接收输入信号做准备。
设触发器原状态为Q=0、=1。当CP由0变1时，有两个信号通道影响触发器的输出状态，一个是门G12、G22打开，直接影响触发器的输出，另一个是门G4、G3打开，再经门G13、G23影响触发器的状态。前一个通道只经一级与门，而后一个通道则要经一级与非门和一级与门，显然CP的跳变经前者影响输出比经后者要快得多。在CP由0变1时，门G22的输入信号=1、CP=1，其输出首先由0变1，这时无论门G23为何种状态(即无论J、K为何状态)都使Q仍为0。由于Q=0同时连接门G12和门G13的输入端，因此它们的输出均为0，使门G11的输出=1，触发器的状态不变。CP由0变1后，门G4、G3打开，为接收输入信号J、K做好了准备。
(3) CP由1变0时触发器翻转。
设输入信号J=1、K=0，则Q3=0、Q4=1，门G13、G23的输出均为0，门G22的输出为1。当CP负跳沿到来时，门G22的输出由1变0，由于G3、G4传输时间较长，在G3、G4改变状态之前的一段时间里，门G22、G23各有一个输入端为0，所以门G21输出为1，即Q=1，并经过门G13使=0，触发器翻转。CP一旦处于0电平，则将触发器封锁，回到(1)所分析的情况。
由以上分析可知，该触发器为边沿触发器，其特点是： 触发器是在时钟脉冲跳变前一瞬间接受输入信号，跳变时触发翻转(本例为负跳沿，在逻辑符号中，时钟脉冲输入端C1带有小圆圈)，跳变后输入即被封锁，换句话说，接收输入信号、触发翻转、封锁输入在同一时刻完成，显然触发方式属于边沿触发。因此，边沿触发器的次态取决于触发跳变沿到来前一瞬间输入端的状态。
3. 特性表和特性方程
边沿JK触发器与主从JK触发器从逻辑功能方面看是相同的，因此，两者有相同的特性表和特性方程。由于边沿JK触发器没有一次变化现象，工作更可靠，因此应用范围更加广泛。
4. 集成JK触发器
集成JK触发器的产品较多，如74LS76为常用的TTL双JK触发器。该器件内含两个相同的JK触发器，它们都带有异步置1和清0输入端D和D，属于负跳沿触发的触发器。如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以示不同触发器的输入、输出信号，比如1CP、1J、1K同属一个触发器，2CP、2J、2K则属另一个触发器。76型号的产品种类较多，比如还有主从TTL的7476、74H76、负跳沿触发的高速CMOS双JK触发器HC76等，它们的功能基本相同，只是主从触发器与边沿触发器在接收信号的时间上有所不同。

例5.3.3设负跳沿边沿JK触发器的起始状态为0，各输入端的波形如图5.3.6所示，试画出输出波形。


图5.3.6例5.3.3的波形图


解本例有异步置1信号D和异步清0信号D，所以，要考虑置1和清0功能。负跳沿边沿JK触发器是在CP脉冲负跳沿发生转换，当CP脉冲负跳沿与输入信号的变化发生在同一时刻时，其输出状态应由跳变前一刻的输入端状态决定。
(1) 第1个CP正跳时，异步清0信号到来(D=0)，此时，不管J、K信号如何，触发器输出端Q清0。此后，由于CP负跳沿与D信号跳变(由0跳变1)发生在同一时刻，所以D应取0，输出端Q仍维持0态。
(2) 第2个CP正跳时，异步置1信号到来(D=0)，此时，不管J、K信号如何，触发器输出端Q置1。此后，由于CP负跳沿与SD信号跳变(由0跳变1)发生在同一时刻，所以D应取0，输出端Q仍维持1态。
(3) 第3个CP负跳时，D=D=0，J=K=1，所以输出端Q由1变为0。
(4) 第4个CP的情况与第2个CP相同，CP负跳后，输出端Q为1态。
(5) 第5个CP负跳与D跳变(由1跳变0)发生在同一时刻，输出端Q本应由D=1，J=K=1决定，但随后D=0，所以输出端Q仍维持1态不变。
(6) 第6个CP的情况与第1个CP相同，CP负跳后，输出端Q为0态。
由上述分析得到的输出波形如图5.3.6所示。
5.4其他功能触发器
5.4.1D触发器

D触发器的结构有多种，下面介绍维持阻塞型D触发器，它是一种边沿触发器。
1. 电路结构
图5.4.1是边沿D触发器的逻辑图和逻辑符号。该触发器由6个与非门组成，其中门G1、G2构成基本RS触发器。


图5.4.1边沿D触发器


D为同步输入端，受时钟的控制。D和D为异步置1和置0端，不受时钟的控制，均为低电平有效。在集成电路触发器中，如集成RS触发器、集成JK触发器、集成D触发器等，一般都设有D和D端，分析触发器工作原理时，设它们均已加入了高电平，且不影响触发器的逻辑功能。

2.  工作原理
(1) 当CP=0时，门G4、门G3被封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至门G5和Q4至门G6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=，Q6=D。
(2) 当CP由0变1时触发器翻转，这时门G4、门G3已打开，它们的输出Q3和Q4的状态由门G5、门G6的输出状态决定，即Q3=5=D，Q4=6=。由基本RS触发器的逻辑功能可知Q=D。
(3) 触发器翻转后，在CP=1时，输入信号被封锁。门G4、门G3打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0，若Q3=0，则经门G3输出至门G5输入的反馈线将门G5封锁，即封锁了D通往基本RS触发器的路径。若Q4=0，将门G3和门G6封锁，D端通往基本RS触发器的路径也被封锁。
由工作原理知，该触发器是在CP正跳沿前接受输入信号D，正跳沿到来时触发器的状态即为D的状态，正跳沿后输入信号D被封锁，触发器状态保持不变。所以它是一种正跳沿触发的D触发器。
3. 特性表和特性方程
D触发器的特性方程为

Qn+1=D(5.4.1)

D触发器的特性表如表5.4.1所示，状态图如图5.4.2所示。


表5.4.1D触发器的特性表



DQnQn+1功能


000
010清0

101
111置1


图5.4.2D触发器的状态转换图


例5.4.1在如图5.4.1所示的边沿D触发器中，CP、D、D、D的波形如图5.4.3所示，试画出输出端Q的波形，设触发器的初始状态为0。

解由于如图5.4.2所示的边沿D触发器是正跳沿D触发器，所以在时钟的正跳沿接收输入信号D，可触发翻转，正跳沿后输入即被封锁，输出保持不变； 又因为D、D波形中有置1、清0信号，且不受时钟控制，所以一旦出现置1或清0的信号，触发器即刻被置1或清0。若没有置1或清0的信号，当时钟的正跳沿到来时，触发器的状态即为时钟脉冲正跳沿到来前瞬间D的状态。输出端Q的波形如图5.4.3所示。


图5.4.3例5.4.1的图


4. 集成D触发器
集成D触发器的定型产品种类比较多，例如， 74HC74集成触发器，是带有异步置1、清0输入D、D的双D触发器，它是一种正跳沿触发的边沿触发器。
5.4.2T触发器和T′触发器
1.  T触发器
T触发器的逻辑功能是，当时钟有效时，若触发器的输入端信号T=0，触发器状态保持不变； 输入端信号T=1，触发器状态翻转。
根据T触发器的功能，T触发器的特性表如表5.4.2所示。由特性表可得到其特性方程为

Qn+1=Tn+Qn(5.4.2)




表5.4.2T触发器的特性表



TQnQn+1功能


000
011保持

101
110翻转
事实上，只要将JK触发器的J、K端连接在一起作为T端，就构成了T触发器，因此不必专门设计定型的T触发器产品。T触发器的逻辑符号如图5.4.4所示。


图5.4.4T触发器


2.  T′触发器
T′触发器的逻辑功能是，每来一个时钟脉冲，触发器的状态翻转一次。
根据T′触发器的功能，T′触发器的特性表如表5.4.3所示。由特性表可得到其特性方程为

Qn+1=n(5.4.3) 



表5.4.3T′触发器的特性表



QnQn+1功能


01
10翻转
由于功能单一，所以T′触发器也没有专门产品，可由其他触发器构成。T′触发器的逻辑符号如图5.4.5所示。


图5.4.5T′触发器


5.5触发器功能的转换
前面对触发器的各种逻辑功能和结构形式进行了讨论。对于同一种逻辑功能的触发器可以用不同结构的电路来实现，例如，主从JK触发器和边沿JK触发器，两者逻辑功能相同，电路的结构形式不同。反过来，用同一种电路结构形式可以构成不同逻辑功能的触发器，也就是说，逻辑功能和电路结构是两个不同的概念。
由一种逻辑功能的触发器转换成另一种功能的触发器，即为触发器逻辑功能的转换。在5.4.2节介绍T、T′触发器时已经实现了触发器逻辑功能的转换，即由JK触发器转换成T、T′触发器。同样，也可以将JK触发器转换成D触发器，反之亦可。

例如，利用边沿D触发器转换成边沿JK触发器，只需对照D触发器和JK触发器的特性方程，便可得到转换逻辑的逻辑表达式，即

D=Jn+Qn=Jn·Qn

由D触发器转换成的JK触发器的逻辑图如图5.5.1所示。图中虚线部分为转换逻辑。


图5.5.1D触发器转换成JK触发器


本章小结
(1) 触发器和门电路不同，对于以前所述的各种门电路，输出仅与输入信号有关，没有记忆功能。对于触发器，其输出不仅与输入信号有关，还与电路的状态有关，具有记忆功能，它能够长期保持一个二进制状态(只要不断掉电源)，直到输入信号引导它转换到另一个状态为止。
(2) 按电路结构分类有基本RS触发器、同步触发器、主从触发器和边沿触发器。它们的触发翻转方式不同，基本RS触发器属于电平触发，同步触发器属于脉冲触发，主从触发器和边沿触发器属于脉冲边沿触发，可以是正跳沿触发，也可以是负跳沿触发。主从触发器和边沿触发器的翻转虽然都发生在脉冲跳变时，但加入输入信号的时间有所不同，对于主从触发器，如果是负跳变触发，输入信号必须在正跳变前加入，而边沿触发器可以在触发沿到来前(只要满足建立时间)加入。
(3) 按功能分类有RS触发器、JK触发器、D触发器、T触发器和T′触发器。RS触发器具有约束条件RS=0，T触发器、T′触发器和D触发器的功能比较简单，JK触发器的逻辑功能最为灵活，它可以作RS触发器使用，也可以方便地转换成T触发器、T′触发器和D触发器。在分析触发器的特性时，一般可用特性表、特性方程和状态图来描述其逻辑功能，这3种方法本质上是相通的。
(4) 电路结构和触发方式与功能没有必然的联系。如JK触发器既有主从式的，也有边沿式的。主从式触发器和边沿触发器都有RS、JK、D功能触发器。
(5) 本章讨论的触发器有一个共同的特点就是触发器的输出有两个稳定的状态，因此这类触发器统称为双稳态触发器。
习题
5.1试画出由与非门组成的基本RS触发器输出端Q、的波形，输入端R、S的波形如习图5.1所示。

5.2将习图5.2所示的波形加在以下触发器上，试画出触发器输出端Q的波形(设初态为0):
(1) 正脉冲时钟RS触发器。
(2) 负跳沿主从RS触发器。



习图5.1题5.1的图




习图5.2题5.2的图


5.3将如习图5.3所示的波形加在以下3种触发器上，试画出输出端Q的波形(设初态为0):
(1) 正跳沿JK触发器。
(2) 负跳沿JK触发器。
(3) 负跳沿主从JK触发器。


习图5.3题5.3的图


5.4将如习图5.4所示的波形加在以下触发器上，试画出触发器输出端Q的波形(设初态为0)： 
(1) 正跳沿D触发器。
(2) 负跳沿D触发器。


习图5.4题5.4的图


5.5将如习图5.5所示的波形加在以下触发器上，试画出输出端Q的波形(设初态为0):
(1) 正跳沿T触发器。
(2) 负跳沿T触发器。


习图5.5题5.5的图


5.6设习图5.6所示触发器初态均为0，试画出在CP作用下每个触发器Q端的波形图。


习图5.6题5.6的图


5.7触发器电路如习图5.7(a)所示，试根据如习图5.7(b)所示的输入波形画出Q1、Q2端的波形。


习图5.7题5.7的图


5.8触发器电路如习图5.8(a)所示，试根据如习图5.8(b)所示的输入波形画出Q1、Q2端的波形(设初态为0)。


习图5.8题5.8的图


5.9触发器组成的电路如习图5.9所示，试根据D和CP波形画出Q1和Q2端的波形。


习图5.9题5.9的图


5.10电路如习图5.10所示，试问该电路可完成何种功能。


习图5.10题5.10的图


5.11试将JK触发器转换成D触发器。